/* * ARM Limited (ARM) is supplying this software for use with Cortex-M * processor based microcontroller, but can be equally used for other * suitable processor architectures. This file can be freely distributed. * Modifications to this file shall be clearly marked. * * THIS SOFTWARE IS PROVIDED "AS IS". NO WARRANTIES, WHETHER EXPRESS, IMPLIED * OR STATUTORY, INCLUDING, BUT NOT LIMITED TO, IMPLIED WARRANTIES OF * MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE APPLY TO THIS SOFTWARE. * ARM SHALL NOT, IN ANY CIRCUMSTANCES, BE LIABLE FOR SPECIAL, INCIDENTAL, OR * CONSEQUENTIAL DAMAGES, FOR ANY REASON WHATSOEVER. * * @file BAT32A239.h * @brief CMSIS HeaderFile * @version 1.0 * @date 21. June 2021 * @note Generated by SVDConv V3.3.18 on Monday, 21.06.2021 09:51:04 * from File 'Files/SVD/BAT32A239.svd', * last modified on Monday, 21.06.2021 01:50:49 */ /** @addtogroup CMS * @{ */ /** @addtogroup BAT32A239 * @{ */ #ifndef BAT32A239_H #define BAT32A239_H #ifdef __cplusplus extern "C" { #endif /** @addtogroup Configuration_of_CMSIS * @{ */ /* =========================================================================================================================== */ /* ================ Interrupt Number Definition ================ */ /* =========================================================================================================================== */ typedef enum { /* ======================================= ARM Cortex-M0+ Specific Interrupt Numbers ======================================= */ Reset_IRQn = -15, /*!< -15 Reset Vector, invoked on Power up and warm reset */ NonMaskableInt_IRQn = -14, /*!< -14 Non maskable Interrupt, cannot be stopped or preempted */ HardFault_IRQn = -13, /*!< -13 Hard Fault, all classes of Fault */ SVCall_IRQn = -5, /*!< -5 System Service Call via SVC instruction */ PendSV_IRQn = -2, /*!< -2 Pendable request for system service */ SysTick_IRQn = -1, /*!< -1 System Tick Timer */ /* ========================================= BAT32A239 Specific Interrupt Numbers ========================================== */ LVI_IRQn = 0, /*!< 0 Low Voltage detection interrupt */ INTP0_IRQn = 1, /*!< 1 INTP0 External interrupt request input is valid */ INTP1_IRQn = 2, /*!< 2 INTP1 External interrupt request input is valid */ INTP2_IRQn = 3, /*!< 3 INTP2 External interrupt request input is valid */ INTP3_IRQn = 4, /*!< 4 INTP3 External interrupt request input is valid */ INTP4_IRQn = 5, /*!< 5 INTP4 External interrupt request input is valid */ INTP5_IRQn = 6, /*!< 6 INTP5 External interrupt request input is valid */ ST2_IRQn = 7, /*!< 7 UART2 transmission transfer end or buffer empty */ SPI20_IRQn = 7, /*!< 7 SPI20 transfer end or buffer empty */ IIC20_IRQn = 7, /*!< 7 IIC20 transfer end */ SR2_IRQn = 8, /*!< 8 UART2 rerception transfer */ SPI21_IRQn = 8, /*!< 8 SPI21 transfer end or buffer empty */ IIC21_IRQn = 8, /*!< 8 IIC21 transfer end */ SRE2_IRQn = 9, /*!< 9 UART2 rerception communication error occurrence */ ST0_IRQn = 10, /*!< 10 UART0 transmission transfer end or buffer empty */ SPI00_IRQn = 10, /*!< 10 SPI00 transfer end or buffer empty */ IIC00_IRQn = 10, /*!< 10 IIC00 transfer end */ SR0_IRQn = 11, /*!< 11 UART0 rerception transfer */ SPI01_IRQn = 11, /*!< 11 SPI01 transfer end or buffer empty */ IIC01_IRQn = 11, /*!< 11 IIC01 transfer end */ SRE0_IRQn = 12, /*!< 12 UART0 rerception communication error occurrence */ ST1_IRQn = 13, /*!< 13 UART1 transmission transfer end or buffer empty */ SPI10_IRQn = 13, /*!< 13 SPI10 transfer end or buffer empty */ IIC10_IRQn = 13, /*!< 13 IIC10 transfer end */ SR1_IRQn = 14, /*!< 14 UART1 rerception transfer */ SPI11_IRQn = 14, /*!< 14 SPI11 transfer end or buffer empty */ IIC11_IRQn = 14, /*!< 14 IIC11 transfer end */ SRE1_IRQn = 15, /*!< 15 UART1 rerception communication error occurrence */ IICA0_IRQn = 16, /*!< 16 IICA0 interrupt request */ TM00_IRQn = 17, /*!< 17 TM4 channel 0 interrupt request */ TM01_IRQn = 18, /*!< 18 TM4 channel 1 interrupt request */ TM02_IRQn = 19, /*!< 19 TM4 channel 2 interrupt request */ TM03_IRQn = 20, /*!< 20 TM4 channel 3 interrupt request */ ADC_IRQn = 21, /*!< 21 ADC interrupt request */ RTC_IRQn = 22, /*!< 22 Real-Time Clock interrupt request */ KEY_IRQn = 23, /*!< 23 KEY return interrupt request */ CMP0_IRQn = 24, /*!< 24 CMP0 interrupt request */ CMP1_IRQn = 25, /*!< 25 CMP1 interrupt request */ TMA_IRQn = 26, /*!< 26 TMA interrupt request */ TMM0_IRQn = 27, /*!< 27 TMM channel 0 interrupt request */ TMM1_IRQn = 28, /*!< 28 TMM channel 1 interrupt request */ TMB_IRQn = 29, /*!< 29 TMB interrupt request */ TMC_IRQn = 30, /*!< 30 TMC interrupt request */ FMC_IRQn = 31, /*!< 31 Flash erase or write finish */ OSDC_IRQn = 32, /*!< 32 OSDC interrupt request */ INTP6_IRQn = 33, /*!< 33 INTP6 External interrupt request input is valid */ INTP7_IRQn = 34, /*!< 34 INTP7 External interrupt request input is valid */ INTP8_IRQn = 35, /*!< 35 INTP8 External interrupt request input is valid */ INTP9_IRQn = 36, /*!< 36 INTP9 External interrupt request input is valid */ INTP10_IRQn = 37, /*!< 37 INTP10 External interrupt request input is valid */ INTP11_IRQn = 38, /*!< 38 INTP11 External interrupt request input is valid */ ST3_IRQn = 39, /*!< 39 UART2 transmission transfer end or buffer empty */ SPI30_IRQn = 39, /*!< 39 SPI20 transfer end or buffer empty */ IIC30_IRQn = 39, /*!< 39 IIC20 transfer end */ SR3_IRQn = 40, /*!< 40 UART2 rerception transfer */ SPI31_IRQn = 40, /*!< 40 SPI21 transfer end or buffer empty */ IIC31_IRQn = 40, /*!< 40 IIC21 transfer end */ CAN0ERR_IRQn = 41, /*!< 41 CAN0 error interrupt */ TM01H_IRQn = 44, /*!< 44 TM4 channel 0 (8bit) interrupt request */ TM03H_IRQn = 47, /*!< 47 TM4 channel 3 (8bit) interrupt request */ DIV_IRQn = 48, /*!< 48 Hardware divider interrupt */ TM10_IRQn = 49, /*!< 49 TM8 channel 0 interrupt request */ TM11_IRQn = 50, /*!< 50 TM8 channel 1 interrupt request */ TM12_IRQn = 51, /*!< 51 TM8 channel 2 interrupt request */ TM13_IRQn = 52, /*!< 52 TM8 channel 3 interrupt request */ IT_IRQn = 54, /*!< 54 15-bit interval timer interrupt request */ CAN0REC_IRQn = 55, /*!< 55 CAN0 reception completion interrupt */ CAN0WUP_IRQn = 56, /*!< 56 CAN0 wakeup interrupt */ CAN0TRX_IRQn = 57, /*!< 57 CAN0 transmission completion interrupt */ CAN1ERR_IRQn = 58, /*!< 58 CAN0 error interrupt */ CAN1REC_IRQn = 61, /*!< 61 CAN0 reception completion interrupt */ CAN1WUP_IRQn = 62, /*!< 62 CAN0 wakeup interrupt */ CAN1TRX_IRQn = 63, /*!< 63 CAN0 transmission completion interrupt */ OCRV_IRQn = 64, /*!< 64 OCRV interrupt request */ IICA1_IRQn = 80, /*!< 80 IICA1 interrupt request */ TM14_IRQn = 81, /*!< 81 TM8 channel 4 interrupt request */ TM15_IRQn = 82, /*!< 82 TM8 channel 5 interrupt request */ TM16_IRQn = 83, /*!< 83 TM8 channel 6 interrupt request */ TM17_IRQn = 84, /*!< 84 TM8 channel 7 interrupt request */ } IRQn_Type; /* =========================================================================================================================== */ /* ================ Processor and Core Peripheral Section ================ */ /* =========================================================================================================================== */ /* ========================== Configuration of the ARM Cortex-M0+ Processor and Core Peripherals =========================== */ #define __CM0PLUS_REV 0x0001U /*!< CM0PLUS Core Revision */ #define __NVIC_PRIO_BITS 2 /*!< Number of Bits used for Priority Levels */ #define __Vendor_SysTickConfig 0 /*!< Set to 1 if different SysTick Config is used */ #define __VTOR_PRESENT 1 /*!< Set to 1 if CPU supports Vector Table Offset Register */ /** @} */ /* End of group Configuration_of_CMSIS */ #include "core_cm0plus.h" /*!< ARM Cortex-M0+ processor and core peripherals */ #include "system_BAT32A239.h" /*!< BAT32A239 System */ #ifndef __IM /*!< Fallback for older CMSIS versions */ #define __IM __I #endif #ifndef __OM /*!< Fallback for older CMSIS versions */ #define __OM __O #endif #ifndef __IOM /*!< Fallback for older CMSIS versions */ #define __IOM __IO #endif /* ======================================== Start of section using anonymous unions ======================================== */ #if defined (__CC_ARM) #pragma push #pragma anon_unions #elif defined (__ICCARM__) #pragma language=extended #elif defined(__ARMCC_VERSION) && (__ARMCC_VERSION >= 6010050) #pragma clang diagnostic push #pragma clang diagnostic ignored "-Wc11-extensions" #pragma clang diagnostic ignored "-Wreserved-id-macro" #pragma clang diagnostic ignored "-Wgnu-anonymous-struct" #pragma clang diagnostic ignored "-Wnested-anon-types" #elif defined (__GNUC__) /* anonymous unions are enabled by default */ #elif defined (__TMS470__) /* anonymous unions are enabled by default */ #elif defined (__TASKING__) #pragma warning 586 #elif defined (__CSMC__) /* anonymous unions are enabled by default */ #else #warning Not supported compiler type #endif /* =========================================================================================================================== */ /* ================ Device Specific Cluster Section ================ */ /* =========================================================================================================================== */ /** @addtogroup Device_Peripheral_clusters * @{ */ /** * @brief DMAVEC_CTRL [CTRL] (DMA control data area) */ typedef struct { __IOM uint16_t DMACR; /*!< (@ 0x00000000) DMA Control register */ __IOM uint16_t DMBLS; /*!< (@ 0x00000002) DMA Block Size register */ __IOM uint16_t DMACT; /*!< (@ 0x00000004) DMA Transfer Count register */ __IOM uint16_t DMRLD; /*!< (@ 0x00000006) DMA Transfer Count Reload register */ __IOM uint32_t DMSAR; /*!< (@ 0x00000008) DMA Source Address register */ __IOM uint32_t DMDAR; /*!< (@ 0x0000000C) DMA Destination Address register */ } DMAVEC_CTRL_Type; /*!< Size = 16 (0x10) */ /** * @brief INT_IF [IF] (Interrupt flag register) */ typedef struct { __IOM uint8_t IFL; /*!< (@ 0x00000000) Interrupt flag register */ __IOM uint8_t IFH; /*!< (@ 0x00000001) Interrupt flag register */ __IOM uint8_t IFT; /*!< (@ 0x00000002) Interrupt flag register */ __IM uint8_t RESERVED; } INT_IF_Type; /*!< Size = 4 (0x4) */ /** * @brief INT_MK [MK] (Interrupt mask register) */ typedef struct { __IOM uint8_t MKL; /*!< (@ 0x00000000) Interrupt mask register */ __IOM uint8_t MKH; /*!< (@ 0x00000001) Interrupt mask register */ __IOM uint8_t MKT; /*!< (@ 0x00000002) Interrupt mask register */ __IM uint8_t RESERVED; } INT_MK_Type; /*!< Size = 4 (0x4) */ /** @} */ /* End of group Device_Peripheral_clusters */ /* =========================================================================================================================== */ /* ================ Device Specific Peripheral Section ================ */ /* =========================================================================================================================== */ /** @addtogroup Device_Peripheral_peripherals * @{ */ /* =========================================================================================================================== */ /* ================ CGC ================ */ /* =========================================================================================================================== */ /** * @brief Clock Generate Control (CGC) */ typedef struct { /*!< (@ 0x40020400) CGC Structure */ __IOM uint8_t CMC; /*!< (@ 0x00000000) Clock operaton Mode Control Register */ __IOM uint8_t CSC; /*!< (@ 0x00000001) Clock operation Status Register */ __IM uint8_t OSTC; /*!< (@ 0x00000002) Oscillation stabilization time counter status */ __IOM uint8_t OSTS; /*!< (@ 0x00000003) Oscillation stabilization time select register */ __IOM uint8_t CKC; /*!< (@ 0x00000004) System clock control register */ __IOM uint8_t LOCKCTL; /*!< (@ 0x00000005) Lockup Watchdog timer enable register */ __IOM uint8_t PRCR; /*!< (@ 0x00000006) Lockup Watchdog timer enable protect register */ __IOM uint8_t SUBCKSEL; /*!< (@ 0x00000007) Subsystem Clock select register */ __IOM uint8_t WDTCFG0; /*!< (@ 0x00000008) WDT Configeration 0 register */ __IOM uint8_t WDTCFG1; /*!< (@ 0x00000009) WDT Configeration 1 register */ __IOM uint8_t WDTCFG2; /*!< (@ 0x0000000A) WDT Configeration 2 register */ __IOM uint8_t WDTCFG3; /*!< (@ 0x0000000B) WDT Configeration 3 register */ __IM uint16_t RESERVED[10]; __IOM uint8_t PER0; /*!< (@ 0x00000020) Peripheral enable register 0 */ __IM uint8_t RESERVED1[2]; __IOM uint8_t OSMC; /*!< (@ 0x00000023) Subsystem clock supply mode control register */ __IM uint16_t RESERVED2[507]; __IOM uint8_t PER1; /*!< (@ 0x0000041A) Peripheral enable register 1 */ __IOM uint8_t PER2; /*!< (@ 0x0000041B) Peripheral enable register 2 */ __IM uint16_t RESERVED3[498]; __IOM uint8_t MCKC; /*!< (@ 0x00000800) Main system clock control register */ __IM uint8_t RESERVED4; __IOM uint8_t PLLCR; /*!< (@ 0x00000802) System PLL clock control register */ __IM uint8_t RESERVED5; __IM uint16_t RESERVED6[2046]; __IOM uint8_t HIOTRM; /*!< (@ 0x00001800) High-speed on-chip oscillator trimming register */ __IM uint8_t RESERVED7; __IM uint16_t RESERVED8[15]; __IOM uint8_t HOCODIV; /*!< (@ 0x00001820) High-speed on-chip oscillator frequency select register */ __IM uint8_t RESERVED9; __IM uint16_t RESERVED10[751]; __IOM uint16_t SCMCTL; /*!< (@ 0x00001E00) Oscillator stop detection control register */ __IOM uint16_t SCMMD; /*!< (@ 0x00001E02) Oscillator stop detection mode register */ __IOM uint8_t SCMST; /*!< (@ 0x00001E04) Oscillator stop detected status register */ __IM uint8_t RESERVED11; __IM uint16_t RESERVED12[253]; __IOM uint8_t HOCOFC; /*!< (@ 0x00002000) High-speed on-chip oscillator frequency correction register */ __IM uint8_t RESERVED14; __IM uint16_t RESERVED15; } CGC_Type; /*!< Size = 8196 (0x2004) */ /* =========================================================================================================================== */ /* ================ RST ================ */ /* =========================================================================================================================== */ /** * @brief Reset Function (RST) */ typedef struct { /*!< (@ 0x40020420) RST Structure */ __IM uint8_t RESERVED[32]; __IM uint8_t RESF; /*!< (@ 0x00000020) Reset flag register */ } RST_Type; /*!< Size = 33 (0x21) */ /* =========================================================================================================================== */ /* ================ LVD ================ */ /* =========================================================================================================================== */ /** * @brief Voltage detector (LVD) */ typedef struct { /*!< (@ 0x40020440) LVD Structure */ __IM uint8_t RESERVED; __IOM uint8_t LVIM; /*!< (@ 0x00000001) Voltage detection register */ __IOM uint8_t LVIS; /*!< (@ 0x00000002) Voltage detection level register */ } LVD_Type; /*!< Size = 3 (0x3) */ /* =========================================================================================================================== */ /* ================ PORT ================ */ /* =========================================================================================================================== */ /** * @brief Port functions (PORT) */ typedef struct { /*!< (@ 0x40040000) PORT Structure */ __IM uint8_t RESERVED[48]; __IOM uint8_t PU0; /*!< (@ 0x00000030) Pull-up resistor option register 0 */ __IOM uint8_t PU1; /*!< (@ 0x00000031) Pull-up resistor option register 1 */ __IM uint8_t RESERVED1; __IOM uint8_t PU3; /*!< (@ 0x00000033) Pull-up resistor option register 3 */ __IOM uint8_t PU4; /*!< (@ 0x00000034) Pull-up resistor option register 4 */ __IOM uint8_t PU5; /*!< (@ 0x00000035) Pull-up resistor option register 5 */ __IOM uint8_t PU6; /*!< (@ 0x00000036) Pull-up resistor option register 6 */ __IOM uint8_t PU7; /*!< (@ 0x00000037) Pull-up resistor option register 7 */ __IM uint8_t RESERVED2[2]; __IOM uint8_t PU10; /*!< (@ 0x0000003A) Pull-up resistor option register 10 */ __IOM uint8_t PU11; /*!< (@ 0x0000003B) Pull-up resistor option register 11 */ __IOM uint8_t PU12; /*!< (@ 0x0000003C) Pull-up resistor option register 12 */ __IOM uint8_t PU13; /*!< (@ 0x0000003D) Pull-up resistor option register 13 */ __IOM uint8_t PU14; /*!< (@ 0x0000003E) Pull-up resistor option register 14 */ __IM uint8_t RESERVED3; __IOM uint8_t PIM0; /*!< (@ 0x00000040) Port input mode register 0 */ __IOM uint8_t PIM1; /*!< (@ 0x00000041) Port input mode register 1 */ __IM uint8_t RESERVED4; __IOM uint8_t PIM3; /*!< (@ 0x00000043) Port input mode register 3 */ __IOM uint8_t PIM4; /*!< (@ 0x00000044) Port input mode register 4 */ __IOM uint8_t PIM5; /*!< (@ 0x00000045) Port input mode register 5 */ __IM uint8_t RESERVED5; __IOM uint8_t PIM7; /*!< (@ 0x00000047) Port input mode register 7 */ __IM uint8_t RESERVED6[6]; __IOM uint8_t PIM14; /*!< (@ 0x0000004E) Port input mode register 14 */ __IM uint8_t RESERVED7; __IOM uint8_t POM0; /*!< (@ 0x00000050) Port output mode register 0 */ __IOM uint8_t POM1; /*!< (@ 0x00000051) Port output mode register 1 */ __IM uint8_t RESERVED8; __IOM uint8_t POM3; /*!< (@ 0x00000053) Port output mode register 3 */ __IOM uint8_t POM4; /*!< (@ 0x00000054) Port output mode register 4 */ __IOM uint8_t POM5; /*!< (@ 0x00000055) Port output mode register 5 */ __IM uint8_t RESERVED9; __IOM uint8_t POM7; /*!< (@ 0x00000057) Port output mode register 7 */ __IM uint8_t RESERVED10[6]; __IOM uint8_t POM14; /*!< (@ 0x0000005E) Port output mode register 14 */ __IM uint8_t RESERVED11; __IOM uint8_t PMC0; /*!< (@ 0x00000060) Port mode control register 0 */ __IOM uint8_t PMC1; /*!< (@ 0x00000061) Port mode control register 1 */ __IOM uint8_t PMC2; /*!< (@ 0x00000062) Port mode control register 2 */ __IM uint8_t RESERVED12[7]; __IOM uint8_t PMC10; /*!< (@ 0x0000006A) Port mode control register 10 */ __IM uint8_t RESERVED13; __IOM uint8_t PMC12; /*!< (@ 0x0000006C) Port mode control register 12 */ __IOM uint8_t PMC13; /*!< (@ 0x0000006D) Port mode control register 13 */ __IOM uint8_t PMC14; /*!< (@ 0x0000006E) Port mode control register 14 */ __IOM uint8_t PMC15; /*!< (@ 0x0000006F) Port mode control register 15 */ __IM uint8_t RESERVED14[16]; __IOM uint8_t PSET0; /*!< (@ 0x00000080) Port set register 0 */ __IOM uint8_t PSET1; /*!< (@ 0x00000081) Port set register 1 */ __IOM uint8_t PSET2; /*!< (@ 0x00000082) Port set register 2 */ __IOM uint8_t PSET3; /*!< (@ 0x00000083) Port set register 3 */ __IOM uint8_t PSET4; /*!< (@ 0x00000084) Port set register 4 */ __IOM uint8_t PSET5; /*!< (@ 0x00000085) Port set register 5 */ __IOM uint8_t PSET6; /*!< (@ 0x00000086) Port set register 6 */ __IOM uint8_t PSET7; /*!< (@ 0x00000087) Port set register 7 */ __IM uint8_t RESERVED15[2]; __IOM uint8_t PSET10; /*!< (@ 0x0000008A) Port set register 10 */ __IOM uint8_t PSET11; /*!< (@ 0x0000008B) Port set register 11 */ __IOM uint8_t PSET12; /*!< (@ 0x0000008C) Port set register 12 */ __IOM uint8_t PSET13; /*!< (@ 0x0000008D) Port set register 13 */ __IOM uint8_t PSET14; /*!< (@ 0x0000008E) Port set register 14 */ __IOM uint8_t PSET15; /*!< (@ 0x0000008F) Port set register 15 */ __IOM uint8_t PCLR0; /*!< (@ 0x00000090) Port clear register 0 */ __IOM uint8_t PCLR1; /*!< (@ 0x00000091) Port clear register 1 */ __IOM uint8_t PCLR2; /*!< (@ 0x00000092) Port clear register 2 */ __IOM uint8_t PCLR3; /*!< (@ 0x00000093) Port clear register 3 */ __IOM uint8_t PCLR4; /*!< (@ 0x00000094) Port clear register 4 */ __IOM uint8_t PCLR5; /*!< (@ 0x00000095) Port clear register 5 */ __IOM uint8_t PCLR6; /*!< (@ 0x00000096) Port clear register 6 */ __IOM uint8_t PCLR7; /*!< (@ 0x00000097) Port clear register 7 */ __IM uint8_t RESERVED16[2]; __IOM uint8_t PCLR10; /*!< (@ 0x0000009A) Port clear register 10 */ __IOM uint8_t PCLR11; /*!< (@ 0x0000009B) Port clear register 11 */ __IOM uint8_t PCLR12; /*!< (@ 0x0000009C) Port clear register 12 */ __IOM uint8_t PCLR13; /*!< (@ 0x0000009D) Port clear register 13 */ __IOM uint8_t PCLR14; /*!< (@ 0x0000009E) Port clear register 14 */ __IOM uint8_t PCLR15; /*!< (@ 0x0000009F) Port clear register 15 */ __IOM uint8_t PREAD0; /*!< (@ 0x000000A0) Port read register 0 */ __IOM uint8_t PREAD1; /*!< (@ 0x000000A1) Port read register 1 */ __IOM uint8_t PREAD2; /*!< (@ 0x000000A2) Port read register 2 */ __IOM uint8_t PREAD3; /*!< (@ 0x000000A3) Port read register 3 */ __IOM uint8_t PREAD4; /*!< (@ 0x000000A4) Port read register 4 */ __IOM uint8_t PREAD5; /*!< (@ 0x000000A5) Port read register 5 */ __IOM uint8_t PREAD6; /*!< (@ 0x000000A6) Port read register 6 */ __IOM uint8_t PREAD7; /*!< (@ 0x000000A7) Port read register 7 */ __IM uint8_t RESERVED17[2]; __IOM uint8_t PREAD10; /*!< (@ 0x000000AA) Port read register 10 */ __IOM uint8_t PREAD11; /*!< (@ 0x000000AB) Port read register 11 */ __IOM uint8_t PREAD12; /*!< (@ 0x000000AC) Port read register 12 */ __IOM uint8_t PREAD13; /*!< (@ 0x000000AD) Port read register 13 */ __IOM uint8_t PREAD14; /*!< (@ 0x000000AE) Port read register 14 */ __IOM uint8_t PREAD15; /*!< (@ 0x000000AF) Port read register 15 */ __IM uint8_t RESERVED18[592]; __IOM uint8_t P0; /*!< (@ 0x00000300) Port register 0 */ __IOM uint8_t P1; /*!< (@ 0x00000301) Port register 1 */ __IOM uint8_t P2; /*!< (@ 0x00000302) Port register 2 */ __IOM uint8_t P3; /*!< (@ 0x00000303) Port register 3 */ __IOM uint8_t P4; /*!< (@ 0x00000304) Port register 4 */ __IOM uint8_t P5; /*!< (@ 0x00000305) Port register 5 */ __IOM uint8_t P6; /*!< (@ 0x00000306) Port register 6 */ __IOM uint8_t P7; /*!< (@ 0x00000307) Port register 7 */ __IM uint8_t RESERVED19[2]; __IOM uint8_t P10; /*!< (@ 0x0000030A) Port register 10 */ __IOM uint8_t P11; /*!< (@ 0x0000030B) Port register 11 */ __IOM uint8_t P12; /*!< (@ 0x0000030C) Port register 12 */ __IOM uint8_t P13; /*!< (@ 0x0000030D) Port register 13 */ __IOM uint8_t P14; /*!< (@ 0x0000030E) Port register 14 */ __IOM uint8_t P15; /*!< (@ 0x0000030F) Port register 15 */ __IM uint8_t RESERVED20[16]; __IOM uint8_t PM0; /*!< (@ 0x00000320) Port mode register 0 */ __IOM uint8_t PM1; /*!< (@ 0x00000321) Port mode register 1 */ __IOM uint8_t PM2; /*!< (@ 0x00000322) Port mode register 2 */ __IOM uint8_t PM3; /*!< (@ 0x00000323) Port mode register 3 */ __IOM uint8_t PM4; /*!< (@ 0x00000324) Port mode register 4 */ __IOM uint8_t PM5; /*!< (@ 0x00000325) Port mode register 5 */ __IOM uint8_t PM6; /*!< (@ 0x00000326) Port mode register 6 */ __IOM uint8_t PM7; /*!< (@ 0x00000327) Port mode register 7 */ __IM uint8_t RESERVED21[2]; __IOM uint8_t PM10; /*!< (@ 0x0000032A) Port mode register 10 */ __IOM uint8_t PM11; /*!< (@ 0x0000032B) Port mode register 11 */ __IOM uint8_t PM12; /*!< (@ 0x0000032C) Port mode register 12 */ __IOM uint8_t PM13; /*!< (@ 0x0000032D) Port mode register 13 */ __IOM uint8_t PM14; /*!< (@ 0x0000032E) Port mode register 14 */ __IOM uint8_t PM15; /*!< (@ 0x0000032F) Port mode register 15 */ __IM uint8_t RESERVED22[1349]; __IOM uint8_t PIOR2; /*!< (@ 0x00000875) Peripheral I/O redirection register 2 */ __IM uint8_t RESERVED23; __IOM uint8_t PIOR0; /*!< (@ 0x00000877) Peripheral I/O redirection register 0 */ __IM uint8_t RESERVED24; __IOM uint8_t PIOR1; /*!< (@ 0x00000879) Peripheral I/O redirection register 1 */ __IM uint8_t RESERVED25; __IOM uint8_t PMS; /*!< (@ 0x0000087B) Port mode select register */ __IOM uint8_t PIOR3; /*!< (@ 0x0000087C) Peripheral I/O redirection register 3 */ __IOM uint8_t GDIDIS; /*!< (@ 0x0000087D) Global digital input disable register */ } PORT_Type; /*!< Size = 2174 (0x87e) */ /* =========================================================================================================================== */ /* ================ DIV ================ */ /* =========================================================================================================================== */ /** * @brief Hardware divider (DIV) */ typedef struct { /*!< (@ 0x4001A000) DIV Structure */ __IOM uint32_t DIVIDEND; /*!< (@ 0x00000000) Dividend register */ __IOM uint32_t DIVISOR; /*!< (@ 0x00000004) Divisor register */ __IM uint32_t QUOTIENT; /*!< (@ 0x00000008) Quotient register */ __IM uint32_t REMAINDER; /*!< (@ 0x0000000C) Remainder register */ __IM uint32_t STATUS; /*!< (@ 0x00000010) Status register */ } DIV_Type; /*!< Size = 20 (0x14) */ /* =========================================================================================================================== */ /* ================ TM40 ================ */ /* =========================================================================================================================== */ /** * @brief General Purpose Timer 4 (TM40) */ typedef struct { /*!< (@ 0x40041D80) TM40 Structure */ __IM uint16_t TCR00; /*!< (@ 0x00000000) Timer count register 00 */ __IM uint16_t TCR01; /*!< (@ 0x00000002) Timer count register 01 */ __IM uint16_t TCR02; /*!< (@ 0x00000004) Timer count register 02 */ __IM uint16_t TCR03; /*!< (@ 0x00000006) Timer count register 03 */ __IM uint16_t RESERVED[4]; __IOM uint16_t TMR00; /*!< (@ 0x00000010) Timer mode register mn */ __IOM uint16_t TMR01; /*!< (@ 0x00000012) Timer mode register mn */ __IOM uint16_t TMR02; /*!< (@ 0x00000014) Timer mode register mn */ __IOM uint16_t TMR03; /*!< (@ 0x00000016) Timer mode register mn */ __IM uint16_t RESERVED1[4]; __IM uint16_t TSR00; /*!< (@ 0x00000020) Timer status register mn */ __IM uint16_t TSR01; /*!< (@ 0x00000022) Timer status register mn */ __IM uint16_t TSR02; /*!< (@ 0x00000024) Timer status register mn */ __IM uint16_t TSR03; /*!< (@ 0x00000026) Timer status register mn */ __IM uint16_t RESERVED2[4]; __IM uint16_t TE0; /*!< (@ 0x00000030) Timer channel enable status register m */ __IOM uint16_t TS0; /*!< (@ 0x00000032) Timer channel start register 0 */ __IOM uint16_t TT0; /*!< (@ 0x00000034) Timer channel stop register 0 */ __IOM uint16_t TPS0; /*!< (@ 0x00000036) Timer clock select register 0 */ __IOM uint16_t TO0; /*!< (@ 0x00000038) Timer output register 0 */ __IOM uint16_t TOE0; /*!< (@ 0x0000003A) Timer output enable register 0 */ __IOM uint16_t TOL0; /*!< (@ 0x0000003C) Timer output level register 0 */ __IOM uint16_t TOM0; /*!< (@ 0x0000003E) Timer output mode register 0 */ __IM uint16_t RESERVED3[168]; __IOM uint16_t TDR00; /*!< (@ 0x00000190) Timer data register 00 */ union { __IOM uint16_t TDR01; /*!< (@ 0x00000192) Timer data register 01 */ struct { __IOM uint8_t TDR01L; /*!< (@ 0x00000192) Timer data lower register 01 */ __IOM uint8_t TDR01H; /*!< (@ 0x00000193) Timer data higher register 01 */ }; }; __IOM uint16_t TDR02; /*!< (@ 0x00000194) Timer data register 02 */ union { __IOM uint16_t TDR03; /*!< (@ 0x00000196) Timer data register 03 */ struct { __IOM uint8_t TDR03L; /*!< (@ 0x00000196) Timer data lower register 03 */ __IOM uint8_t TDR03H; /*!< (@ 0x00000197) Timer data higher register 03 */ }; }; } TM40_Type; /*!< Size = 408 (0x198) */ /* =========================================================================================================================== */ /* ================ TM81 ================ */ /* =========================================================================================================================== */ /** * @brief General Purpose Timer 4 (TM81) */ typedef struct { /*!< (@ 0x40045D80) TM81 Structure */ __IM uint16_t TCR10; /*!< (@ 0x00000000) Timer count register 00 */ __IM uint16_t TCR11; /*!< (@ 0x00000002) Timer count register 01 */ __IM uint16_t TCR12; /*!< (@ 0x00000004) Timer count register 02 */ __IM uint16_t TCR13; /*!< (@ 0x00000006) Timer count register 03 */ __IM uint16_t TCR14; /*!< (@ 0x00000008) Timer count register 04 */ __IM uint16_t TCR15; /*!< (@ 0x0000000A) Timer count register 05 */ __IM uint16_t TCR16; /*!< (@ 0x0000000C) Timer count register 06 */ __IM uint16_t TCR17; /*!< (@ 0x0000000E) Timer count register 07 */ __IOM uint16_t TMR10; /*!< (@ 0x00000010) Timer mode register mn */ __IOM uint16_t TMR11; /*!< (@ 0x00000012) Timer mode register mn */ __IOM uint16_t TMR12; /*!< (@ 0x00000014) Timer mode register mn */ __IOM uint16_t TMR13; /*!< (@ 0x00000016) Timer mode register mn */ __IOM uint16_t TMR14; /*!< (@ 0x00000018) Timer mode register mn */ __IOM uint16_t TMR15; /*!< (@ 0x0000001A) Timer mode register mn */ __IOM uint16_t TMR16; /*!< (@ 0x0000001C) Timer mode register mn */ __IOM uint16_t TMR17; /*!< (@ 0x0000001E) Timer mode register mn */ __IM uint16_t TSR10; /*!< (@ 0x00000020) Timer status register mn */ __IM uint16_t TSR11; /*!< (@ 0x00000022) Timer status register mn */ __IM uint16_t TSR12; /*!< (@ 0x00000024) Timer status register mn */ __IM uint16_t TSR13; /*!< (@ 0x00000026) Timer status register mn */ __IM uint16_t TSR14; /*!< (@ 0x00000028) Timer status register mn */ __IM uint16_t TSR15; /*!< (@ 0x0000002A) Timer status register mn */ __IM uint16_t TSR16; /*!< (@ 0x0000002C) Timer status register mn */ __IM uint16_t TSR17; /*!< (@ 0x0000002E) Timer status register mn */ __IM uint16_t TE1; /*!< (@ 0x00000030) Timer channel enable status register m */ __IOM uint16_t TS1; /*!< (@ 0x00000032) Timer channel start register 0 */ __IOM uint16_t TT1; /*!< (@ 0x00000034) Timer channel stop register 0 */ __IOM uint16_t TPS1; /*!< (@ 0x00000036) Timer clock select register 0 */ __IOM uint16_t TO1; /*!< (@ 0x00000038) Timer output register 0 */ __IOM uint16_t TOE1; /*!< (@ 0x0000003A) Timer output enable register 0 */ __IOM uint16_t TOL1; /*!< (@ 0x0000003C) Timer output level register 0 */ __IOM uint16_t TOM1; /*!< (@ 0x0000003E) Timer output mode register 0 */ __IM uint16_t RESERVED[168]; __IOM uint16_t TDR10; /*!< (@ 0x00000190) Timer data register 00 */ union { __IOM uint16_t TDR11; /*!< (@ 0x00000192) Timer data register 01 */ struct { __IOM uint8_t TDR11L; /*!< (@ 0x00000192) Timer data lower register 11 */ __IOM uint8_t TDR11H; /*!< (@ 0x00000193) Timer data higher register 11 */ }; }; __IOM uint16_t TDR12; /*!< (@ 0x00000194) Timer data register 02 */ union { __IOM uint16_t TDR13; /*!< (@ 0x00000196) Timer data register 03 */ struct { __IOM uint8_t TDR13L; /*!< (@ 0x00000196) Timer data lower register 13 */ __IOM uint8_t TDR13H; /*!< (@ 0x00000197) Timer data higher register 13 */ }; }; __IOM uint16_t TDR14; /*!< (@ 0x00000198) Timer data register 04 */ __IOM uint16_t TDR15; /*!< (@ 0x0000019A) Timer data register 05 */ __IOM uint16_t TDR16; /*!< (@ 0x0000019C) Timer data register 06 */ __IOM uint16_t TDR17; /*!< (@ 0x0000019E) Timer data register 07 */ } TM81_Type; /*!< Size = 416 (0x1a0) */ /* =========================================================================================================================== */ /* ================ TMA ================ */ /* =========================================================================================================================== */ /** * @brief General Purpose Timer A (TMA) */ typedef struct { /*!< (@ 0x40042240) TMA Structure */ __IOM uint8_t TACR0; /*!< (@ 0x00000000) Timer control register 0 */ __IOM uint8_t TAIOC0; /*!< (@ 0x00000001) Timer I/O control register 0 */ __IOM uint8_t TAMR0; /*!< (@ 0x00000002) Timer mode register 0 */ __IOM uint8_t TAISR0; /*!< (@ 0x00000003) Timer event pin select register 0 */ __IM uint16_t RESERVED[94]; __IOM uint16_t TA0; /*!< (@ 0x000000C0) Timer counter register 0 */ } TMA_Type; /*!< Size = 194 (0xc2) */ /* =========================================================================================================================== */ /* ================ TMB ================ */ /* =========================================================================================================================== */ /** * @brief General Purpose Timer B (TMB) */ typedef struct { /*!< (@ 0x40042650) TMB Structure */ __IOM uint8_t TBMR; /*!< (@ 0x00000000) Timer mode register */ __IOM uint8_t TBCNTC; /*!< (@ 0x00000001) Timer count control register */ __IOM uint8_t TBCR; /*!< (@ 0x00000002) Timer control register */ __IOM uint8_t TBIER; /*!< (@ 0x00000003) Timer interrupt enable register */ __IOM uint8_t TBSR; /*!< (@ 0x00000004) Timer status enable register */ __IOM uint8_t TBIOR; /*!< (@ 0x00000005) Timer I/O control register */ __IOM uint16_t TB; /*!< (@ 0x00000006) Timer counter register */ __IOM uint16_t TBGRA; /*!< (@ 0x00000008) Timer general register A */ __IOM uint16_t TBGRB; /*!< (@ 0x0000000A) Timer general register B */ __IOM uint16_t TBGRC; /*!< (@ 0x0000000C) Timer general register C */ __IOM uint16_t TBGRD; /*!< (@ 0x0000000E) Timer general register D */ } TMB_Type; /*!< Size = 16 (0x10) */ /* =========================================================================================================================== */ /* ================ TMC ================ */ /* =========================================================================================================================== */ /** * @brief General Purpose Timer C (TMC) */ typedef struct { /*!< (@ 0x40042C50) TMC Structure */ __IOM uint16_t TC; /*!< (@ 0x00000000) Timer counter register */ __IOM uint16_t TCBUF; /*!< (@ 0x00000002) Timer count buffer register */ __IOM uint8_t TCCR1; /*!< (@ 0x00000004) Timer control register 1 */ __IOM uint8_t TCCR2; /*!< (@ 0x00000005) Timer control register 2 */ __IOM uint8_t TCSR; /*!< (@ 0x00000006) Timer status register */ __IM uint8_t RESERVED; __IM uint16_t RESERVED1; } TMC_Type; /*!< Size = 10 (0xa) */ /* =========================================================================================================================== */ /* ================ TMM ================ */ /* =========================================================================================================================== */ /** * @brief BLDC Motor control Timer M (TMM) */ typedef struct { /*!< (@ 0x40042A60) TMM Structure */ __IOM uint8_t TMELC; /*!< (@ 0x00000000) Timer ELC register */ __IM uint8_t RESERVED[2]; __IOM uint8_t TMSTR; /*!< (@ 0x00000003) Timer start register */ __IOM uint8_t TMMR; /*!< (@ 0x00000004) Timer mode register */ __IOM uint8_t TMPMR; /*!< (@ 0x00000005) PWM function select register */ __IOM uint8_t TMFCR; /*!< (@ 0x00000006) Timer function control register */ __IOM uint8_t TMOER1; /*!< (@ 0x00000007) Timer output master enable register 1 */ __IOM uint8_t TMOER2; /*!< (@ 0x00000008) Timer output master enable register 2 */ __IOM uint8_t TMOCR; /*!< (@ 0x00000009) Timer output control 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0x00000021) Timer I/O control register A1 */ __IOM uint8_t TMIORC1; /*!< (@ 0x00000022) Timer I/O control register C1 */ __IOM uint8_t TMSR1; /*!< (@ 0x00000023) Timer status register 1 */ __IOM uint8_t TMIER1; /*!< (@ 0x00000024) Timer interrupt enable register 1 */ __IOM uint8_t TMPOCR1; /*!< (@ 0x00000025) PWM output level control register 1 */ __IOM uint16_t TM1; /*!< (@ 0x00000026) Timer M counter 1 */ __IOM uint16_t TMGRA1; /*!< (@ 0x00000028) Timer M general register A1 */ __IOM uint16_t TMGRB1; /*!< (@ 0x0000002A) Timer M general register B1 */ __IM uint16_t RESERVED3[102]; __IOM uint16_t TMGRC0; /*!< (@ 0x000000F8) Timer M general register C0 */ __IOM uint16_t TMGRD0; /*!< (@ 0x000000FA) Timer M general register D0 */ __IOM uint16_t TMGRC1; /*!< (@ 0x000000FC) Timer M general register C1 */ __IOM uint16_t TMGRD1; /*!< (@ 0x000000FE) Timer M general register D1 */ __IM uint16_t RESERVED4[2172]; __IOM uint8_t OPCTL0; /*!< (@ 0x000011F8) PWMOPA control register 0 */ __IOM uint8_t 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SEC; /*!< (@ 0x00000052) Second count register */ __IOM uint8_t MIN; /*!< (@ 0x00000053) Minute count register */ __IOM uint8_t HOUR; /*!< (@ 0x00000054) Hour count register */ __IOM uint8_t WEEK; /*!< (@ 0x00000055) Week count register */ __IOM uint8_t DAY; /*!< (@ 0x00000056) Day count register */ __IOM uint8_t MONTH; /*!< (@ 0x00000057) Month count register */ __IOM uint8_t YEAR; /*!< (@ 0x00000058) Year count register */ __IM uint8_t RESERVED2; __IOM uint8_t ALARMWM; /*!< (@ 0x0000005A) Alarm minute register */ __IOM uint8_t ALARMWH; /*!< (@ 0x0000005B) Alarm hour register */ __IOM uint8_t ALARMWW; /*!< (@ 0x0000005C) Alarm week register */ __IOM uint8_t RTCC0; /*!< (@ 0x0000005D) Real-time clock control register 0 */ __IOM uint8_t RTCC1; /*!< (@ 0x0000005E) Real-time clock control register 1 */ __IM uint8_t RESERVED3; __IM uint16_t RESERVED4; } RTC_Type; /*!< Size = 98 (0x62) */ /* =========================================================================================================================== */ /* ================ PCBZ ================ */ /* =========================================================================================================================== */ /** * @brief Clock/Buzzer output controller (PCBZ) */ typedef struct { /*!< (@ 0x40040FA0) PCBZ Structure */ __IM uint8_t RESERVED[5]; __IOM uint8_t CKS0; /*!< (@ 0x00000005) Clock output select registers 0 */ __IOM uint8_t CKS1; /*!< (@ 0x00000006) Clock output select registers 1 */ } PCBZ_Type; /*!< Size = 7 (0x7) */ /* =========================================================================================================================== */ /* ================ WDT ================ */ /* =========================================================================================================================== */ /** * @brief Watchdog Timer with window (WDT) */ typedef struct { /*!< (@ 0x40021000) WDT Structure */ __IM uint8_t RESERVED; __IOM uint8_t WDTE; /*!< (@ 0x00000001) Watchdog timer enable register */ } WDT_Type; /*!< Size = 2 (0x2) */ /* =========================================================================================================================== */ /* ================ ADC ================ */ /* =========================================================================================================================== */ /** * @brief A/D Converter (ADC) */ typedef struct { /*!< (@ 0x40045000) ADC Structure */ __IOM uint8_t ADM0; /*!< (@ 0x00000000) A/D mode register 0 */ __IM uint8_t RESERVED; __IOM uint8_t ADM1; /*!< (@ 0x00000002) A/D mode register 1 */ __IM uint8_t RESERVED1; __IOM uint8_t ADM2; /*!< (@ 0x00000004) A/D mode register 2 */ __IM uint8_t RESERVED2; __IOM uint8_t ADTRG; /*!< (@ 0x00000006) A/D mode register 2 */ __IM uint8_t RESERVED3; __IOM uint8_t ADS; /*!< (@ 0x00000008) Analog input channel specification register */ __IM uint8_t RESERVED4; __IOM uint8_t ADLL; /*!< (@ 0x0000000A) Conversion result comparison lower limit setting register */ __IOM uint8_t ADUL; /*!< (@ 0x0000000B) Conversion result comparison upper limit setting register */ __IOM uint8_t ADNSMP; /*!< (@ 0x0000000C) A/D sampling time control register */ __IM uint8_t RESERVED5; union { __IOM uint16_t ADCR; /*!< (@ 0x0000000E) 12-bit A/D conversion result register */ struct { __IM uint8_t RESERVED6; __IOM uint8_t ADCRH; /*!< (@ 0x0000000F) Higher 8-bit A/D conversion result register */ }; }; __IOM uint8_t ADTES; /*!< (@ 0x00000010) A/D test register */ __IOM uint8_t ADNDIS; /*!< (@ 0x00000011) A/D charge/discharge control register */ __IM uint16_t RESERVED7; __IM uint8_t RESERVED8; __IOM uint8_t ADSMPWAIT; /*!< (@ 0x00000015) A/D sampling wait control register */ __IOM uint8_t ADFLG; /*!< (@ 0x00000016) A/D flag register */ __IM uint8_t RESERVED9; __IM uint16_t RESERVED10; } ADC_Type; /*!< Size = 26 (0x1a) */ /* =========================================================================================================================== */ /* ================ DAC ================ */ /* =========================================================================================================================== */ /** * @brief D/A Converter (DAC) */ typedef struct { /*!< (@ 0x40044700) DAC Structure */ __IM uint8_t RESERVED[52]; __IOM uint8_t DACS0; /*!< (@ 0x00000034) D/A conversion value setting register 0 */ __IOM uint8_t DACS1; /*!< (@ 0x00000035) D/A conversion value setting register 1 */ __IOM uint8_t DAM; /*!< (@ 0x00000036) D/A conversion mode register */ } DAC_Type; /*!< Size = 55 (0x37) */ /* =========================================================================================================================== */ /* ================ CMP ================ */ /* =========================================================================================================================== */ /** * @brief Comparator (CMP) */ typedef struct { /*!< (@ 0x40043840) CMP Structure */ __IOM uint8_t COMPMDR; /*!< (@ 0x00000000) Comparator mode setting register */ __IOM uint8_t COMPFIR; /*!< (@ 0x00000001) Comparator filter control register */ __IOM uint8_t COMPOCR; /*!< (@ 0x00000002) Comparator output control register */ __IOM uint8_t CVRCTL; /*!< (@ 0x00000003) Comparator internal reference voltage control register */ __IOM uint8_t C0RVM; /*!< (@ 0x00000004) Comparator internal reference voltage select register 0 */ __IOM uint8_t C1RVM; /*!< (@ 0x00000005) Comparator internal reference voltage select register 1 */ __IM uint8_t RESERVED[4]; __IOM uint8_t CMPSEL0; /*!< (@ 0x0000000A) Comparator 0 input signal selection control register */ __IOM uint8_t CMPSEL1; /*!< (@ 0x0000000B) Comparator 1 input signal selection control register */ __IM uint8_t RESERVED1[2]; __IOM uint8_t CMP0HY; /*!< (@ 0x0000000E) Comparator 0 hysteresis control register */ __IOM uint8_t CMP1HY; /*!< (@ 0x0000000F) Comparator 1 hysteresis control register */ } CMP_Type; /*!< Size = 16 (0x10) */ /* =========================================================================================================================== */ /* ================ PGA ================ */ /* =========================================================================================================================== */ /** * @brief Programmable Gain Amplifier (PGA) */ typedef struct { /*!< (@ 0x40043840) PGA Structure */ __IM uint8_t RESERVED[6]; __IOM uint8_t PGA0CTL; /*!< (@ 0x00000006) PGA 0 control register */ __IOM uint8_t PGA1CTL; /*!< (@ 0x00000007) PGA 1 control register */ } PGA_Type; /*!< Size = 8 (0x8) */ /* =========================================================================================================================== */ /* ================ SCI0 ================ */ /* =========================================================================================================================== */ /** * @brief Serial Communication Interface 0 with UART, SPI and simplified I2C supported (SCI0) */ typedef struct { /*!< (@ 0x40041100) SCI0 Structure */ __IM uint16_t SSR00; /*!< (@ 0x00000000) Serial status register mn */ __IM uint16_t SSR01; /*!< (@ 0x00000002) Serial status register mn */ __IM uint16_t SSR02; /*!< (@ 0x00000004) Serial status register mn */ __IM uint16_t SSR03; /*!< (@ 0x00000006) Serial status register mn */ __IOM uint16_t SIR00; /*!< (@ 0x00000008) Serial flag clear trigger register mn */ __IOM uint16_t SIR01; /*!< (@ 0x0000000A) Serial flag clear trigger register mn */ __IOM uint16_t SIR02; /*!< (@ 0x0000000C) Serial flag clear trigger register mn */ __IOM uint16_t SIR03; /*!< (@ 0x0000000E) Serial flag clear trigger register mn */ __IOM uint16_t SMR00; /*!< (@ 0x00000010) Serial mode register mn */ __IOM uint16_t SMR01; /*!< (@ 0x00000012) Serial mode register mn */ __IOM uint16_t SMR02; /*!< (@ 0x00000014) Serial mode register mn */ __IOM uint16_t SMR03; /*!< (@ 0x00000016) Serial mode register mn */ __IOM uint16_t SCR00; /*!< (@ 0x00000018) Serial communication operation setting register mn */ __IOM uint16_t SCR01; /*!< (@ 0x0000001A) Serial communication operation setting register mn */ __IOM uint16_t SCR02; /*!< (@ 0x0000001C) Serial communication operation setting register mn */ __IOM uint16_t SCR03; /*!< (@ 0x0000001E) Serial communication operation setting register mn */ __IM uint16_t SE0; /*!< (@ 0x00000020) Serial channel enable status register m */ __IOM uint16_t SS0; /*!< (@ 0x00000022) Serial channel start register 0 */ __IOM uint16_t ST0; /*!< (@ 0x00000024) Serial channel stop register 0 */ __IOM uint16_t SPS0; /*!< (@ 0x00000026) Serial clock select register 0 */ __IOM uint16_t SO0; /*!< (@ 0x00000028) Serial output register 0 */ __IOM uint16_t SOE0; /*!< (@ 0x0000002A) Serial output enable register 0 */ __IM uint16_t RESERVED[4]; __IOM uint16_t SOL0; /*!< (@ 0x00000034) Serial output level register 0 */ __IM uint16_t RESERVED1[237]; union { __IOM uint16_t SDR00; /*!< (@ 0x00000210) Serial data register 00 */ __IOM uint8_t SIO00; /*!< (@ 0x00000210) SPI data register */ __IOM uint8_t TXD0; /*!< (@ 0x00000210) UART transmit data register */ }; union { __IOM uint16_t SDR01; /*!< (@ 0x00000212) Serial data register 01 */ __IOM uint8_t SIO01; /*!< (@ 0x00000212) SPI data register */ __IOM uint8_t RXD0; /*!< (@ 0x00000212) UART receive data register */ }; union { __IOM uint16_t SDR02; /*!< (@ 0x00000214) Serial data register 02 */ __IOM uint8_t SIO10; /*!< (@ 0x00000214) SPI data register */ __IOM uint8_t TXD1; /*!< (@ 0x00000214) UART transmit data register */ }; union { __IOM uint16_t SDR03; /*!< (@ 0x00000216) Serial data register 03 */ __IOM uint8_t SIO11; /*!< (@ 0x00000216) SPI data register */ __IOM uint8_t RXD1; /*!< (@ 0x00000216) UART receive data register */ }; } SCI0_Type; /*!< Size = 536 (0x218) */ /* =========================================================================================================================== */ /* ================ SCI1 ================ */ /* =========================================================================================================================== */ /** * @brief Serial Communication Interface 1 with UART, SPI and simplified I2C supported (SCI1) */ typedef struct { /*!< (@ 0x40041400) SCI1 Structure */ __IM uint16_t SSR10; /*!< (@ 0x00000000) Serial status register mn */ __IM uint16_t SSR11; /*!< (@ 0x00000002) Serial status register mn */ __IOM uint16_t SIR10; /*!< (@ 0x00000004) Serial flag clear trigger register mn */ __IOM uint16_t SIR11; /*!< (@ 0x00000006) Serial flag clear trigger register mn */ __IOM uint16_t SMR10; /*!< (@ 0x00000008) Serial mode register mn */ __IOM uint16_t SMR11; /*!< (@ 0x0000000A) Serial mode register mn */ __IOM uint16_t SCR10; /*!< (@ 0x0000000C) Serial communication operation setting register mn */ __IOM uint16_t SCR11; /*!< (@ 0x0000000E) Serial communication operation setting register mn */ __IM uint16_t SE1; /*!< (@ 0x00000010) Serial channel enable status register 1 */ __IOM uint16_t SS1; /*!< (@ 0x00000012) Serial channel start register 1 */ __IOM uint16_t ST1; /*!< (@ 0x00000014) Serial channel stop register 1 */ __IOM uint16_t SPS1; /*!< (@ 0x00000016) Serial clock select register 1 */ __IOM uint16_t SO1; /*!< (@ 0x00000018) Serial output register 1 */ __IOM uint16_t SOE1; /*!< (@ 0x0000001A) Serial output enable register 1 */ __IM uint16_t RESERVED[2]; __IOM uint16_t SOL1; /*!< (@ 0x00000020) Serial output level register 1 */ __IM uint16_t RESERVED1[119]; union { __IOM uint16_t SDR10; /*!< (@ 0x00000110) Serial data register 10 */ __IOM uint8_t SIO20; /*!< (@ 0x00000110) SPI data register */ __IOM uint8_t TXD2; /*!< (@ 0x00000110) UART transmit data register */ }; union { __IOM uint16_t SDR11; /*!< (@ 0x00000112) Serial data register 11 */ __IOM uint8_t SIO21; /*!< (@ 0x00000112) SPI data register */ __IOM uint8_t RXD2; /*!< (@ 0x00000112) UART receive data register */ }; } SCI1_Type; /*!< Size = 276 (0x114) */ /* =========================================================================================================================== */ /* ================ SCI2 ================ */ /* =========================================================================================================================== */ /** * @brief Serial Communication Interface 2 with UART, SPI and simplified I2C supported (SCI2) */ typedef struct { /*!< (@ 0x40041600) SCI2 Structure */ __IM uint16_t SSR20; /*!< (@ 0x00000000) Serial status register mn */ __IM uint16_t SSR21; /*!< (@ 0x00000002) Serial status register mn */ __IOM uint16_t SIR20; /*!< (@ 0x00000004) Serial flag clear trigger register mn */ __IOM uint16_t SIR21; /*!< (@ 0x00000006) Serial flag clear trigger register mn */ __IOM uint16_t SMR20; /*!< (@ 0x00000008) Serial mode register mn */ __IOM uint16_t SMR21; /*!< (@ 0x0000000A) Serial mode register mn */ __IOM uint16_t SCR20; /*!< (@ 0x0000000C) Serial communication operation setting register mn */ __IOM uint16_t SCR21; /*!< (@ 0x0000000E) Serial communication operation setting register mn */ __IM uint16_t SE2; /*!< (@ 0x00000010) Serial channel enable status register 2 */ __IOM uint16_t SS2; /*!< (@ 0x00000012) Serial channel start register 2 */ __IOM uint16_t ST2; /*!< (@ 0x00000014) Serial channel stop register 2 */ __IOM uint16_t SPS2; /*!< (@ 0x00000016) Serial clock select register 0 */ __IOM uint16_t SO2; /*!< (@ 0x00000018) Serial output register 0 */ __IOM uint16_t SOE2; /*!< (@ 0x0000001A) Serial output enable register 2 */ __IM uint16_t RESERVED[2]; __IOM uint16_t SOL2; /*!< (@ 0x00000020) Serial output level register 2 */ __IM uint16_t RESERVED1[119]; union { __IOM uint16_t SDR20; /*!< (@ 0x00000110) Serial data register 20 */ __IOM uint8_t SIO30; /*!< (@ 0x00000110) SPI data register */ __IOM uint8_t TXD3; /*!< (@ 0x00000110) UART transmit data register */ }; union { __IOM uint16_t SDR21; /*!< (@ 0x00000112) Serial data register 21 */ __IOM uint8_t SIO31; /*!< (@ 0x00000112) SPI data register */ __IOM uint8_t RXD3; /*!< (@ 0x00000112) UART receive data register */ }; } SCI2_Type; /*!< Size = 276 (0x114) */ /* =========================================================================================================================== */ /* ================ IICA0 ================ */ /* =========================================================================================================================== */ /** * @brief Serial Interface I2C with multimaster and wakeup supported (IICA0) */ typedef struct { /*!< (@ 0x40041A30) IICA0 Structure */ __IOM uint8_t IICCTL00; /*!< (@ 0x00000000) IICA control register 0 */ __IOM uint8_t IICCTL01; /*!< (@ 0x00000001) IICA control register 1 */ __IOM uint8_t IICWL0; /*!< (@ 0x00000002) IICA low-level width setting register 0 */ __IOM uint8_t IICWH0; /*!< (@ 0x00000003) IICA high-level width setting register 0 */ __IOM uint8_t SVA0; /*!< (@ 0x00000004) Slave address register 0 */ __IM uint8_t RESERVED[283]; __IOM uint8_t IICA00; /*!< (@ 0x00000120) IICA shift register 00 */ __IM uint8_t IICS0; /*!< (@ 0x00000121) IICA status register 0 */ __IOM uint8_t IICF0; /*!< (@ 0x00000122) IICA flag register 0 */ } IICA0_Type; /*!< Size = 291 (0x123) */ /* =========================================================================================================================== */ /* ================ IICA1 ================ */ /* =========================================================================================================================== */ /** * @brief Serial Interface I2C with multimaster and wakeup supported (IICA1) */ typedef struct { /*!< (@ 0x40046230) IICA1 Structure */ __IOM uint8_t IICCTL10; /*!< (@ 0x00000000) IICA control register 0 */ __IOM uint8_t IICCTL11; /*!< (@ 0x00000001) IICA control register 1 */ __IOM uint8_t IICWL1; /*!< (@ 0x00000002) IICA low-level width setting register 1 */ __IOM uint8_t IICWH1; /*!< (@ 0x00000003) IICA high-level width setting register 1 */ __IOM uint8_t SVA1; /*!< (@ 0x00000004) Slave address register 1 */ __IM uint8_t RESERVED[283]; __IOM uint8_t IICA10; /*!< (@ 0x00000120) IICA shift register 10 */ __IM uint8_t IICS1; /*!< (@ 0x00000121) IICA status register 1 */ __IOM uint8_t IICF1; /*!< (@ 0x00000122) IICA flag register 1 */ } IICA1_Type; /*!< Size = 291 (0x123) */ /* =========================================================================================================================== */ /* ================ DMA ================ */ /* =========================================================================================================================== */ /** * @brief Enhanced DMA Controller (DMA) */ typedef struct { /*!< (@ 0x40005000) DMA Structure */ __IOM uint8_t DMAEN0; /*!< (@ 0x00000000) DMA activation enable register 0 */ __IOM uint8_t DMAEN1; /*!< (@ 0x00000001) DMA activation enable register 1 */ __IOM uint8_t DMAEN2; /*!< (@ 0x00000002) DMA activation enable register 2 */ __IOM uint8_t DMAEN3; /*!< (@ 0x00000003) DMA activation enable register 3 */ __IOM uint8_t DMAEN4; /*!< (@ 0x00000004) DMA activation enable register 4 */ __IM uint8_t RESERVED; __IM uint16_t RESERVED1; __IOM uint32_t DMABAR; /*!< (@ 0x00000008) DMA base address register */ __IOM uint32_t IFPRCR; /*!< (@ 0x0000000C) DMA Trigger Protect register */ __IOM uint8_t DMAIF0; /*!< (@ 0x00000010) DMA Trigger enable register 0 */ __IOM uint8_t DMAIF1; /*!< (@ 0x00000011) DMA Trigger enable register 1 */ __IOM uint8_t DMAIF2; /*!< (@ 0x00000012) DMA Trigger enable register 2 */ __IOM uint8_t DMAIF3; /*!< (@ 0x00000013) DMA Trigger enable register 3 */ __IOM uint8_t DMAIF4; /*!< (@ 0x00000014) DMA Trigger enable register 4 */ __IM uint8_t RESERVED2; __IM uint16_t RESERVED3; __IOM uint8_t DMSET0; /*!< (@ 0x00000018) DMA activation enable set register 0 */ __IOM uint8_t DMSET1; /*!< (@ 0x00000019) DMA activation enable set register 1 */ __IOM uint8_t DMSET2; /*!< (@ 0x0000001A) DMA activation enable set register 2 */ __IOM uint8_t DMSET3; /*!< (@ 0x0000001B) DMA activation enable set register 3 */ __IOM uint8_t DMSET4; /*!< (@ 0x0000001C) DMA activation enable set register 4 */ __IM uint8_t RESERVED4; __IM uint16_t RESERVED5; __IOM uint8_t DMCLR0; /*!< (@ 0x00000020) DMA activation enable clear register 0 */ __IOM uint8_t DMCLR1; /*!< (@ 0x00000021) DMA activation enable clear register 1 */ __IOM uint8_t DMCLR2; /*!< (@ 0x00000022) DMA activation enable clear register 2 */ __IOM uint8_t DMCLR3; /*!< (@ 0x00000023) DMA activation enable clear register 3 */ __IOM uint8_t DMCLR4; /*!< (@ 0x00000024) DMA activation enable clear register 4 */ __IM uint8_t RESERVED6; __IM uint16_t RESERVED7; } DMA_Type; /*!< Size = 40 (0x28) */ /* =========================================================================================================================== */ /* ================ DMAVEC ================ */ /* =========================================================================================================================== */ /** * @brief DMA Vector and Control Data Area (DMAVEC) */ typedef struct { /*!< (@ 0x20000000) DMAVEC Structure */ __IOM uint8_t VEC[64]; /*!< (@ 0x00000000) DMA vector area */ __IOM DMAVEC_CTRL_Type CTRL[40]; /*!< (@ 0x00000040) DMA control data area */ } DMAVEC_Type; /*!< Size = 704 (0x2c0) */ /* =========================================================================================================================== */ /* ================ ELC ================ */ /* =========================================================================================================================== */ /** * @brief Event Link Controller (ELC) */ typedef struct { /*!< (@ 0x40043400) ELC Structure */ __IOM uint8_t ELSELR00; /*!< (@ 0x00000000) Event output destination select register 00 */ __IOM uint8_t ELSELR01; /*!< (@ 0x00000001) Event output destination select register 01 */ __IOM uint8_t ELSELR02; /*!< (@ 0x00000002) Event output destination select register 02 */ __IOM uint8_t ELSELR03; /*!< (@ 0x00000003) Event output destination select register 03 */ __IOM uint8_t ELSELR04; /*!< (@ 0x00000004) Event output destination select register 04 */ __IOM uint8_t ELSELR05; /*!< (@ 0x00000005) Event output destination select register 05 */ __IOM uint8_t ELSELR06; /*!< (@ 0x00000006) Event output destination select register 06 */ __IOM uint8_t ELSELR07; /*!< (@ 0x00000007) Event output destination select register 07 */ __IOM uint8_t ELSELR08; /*!< (@ 0x00000008) Event output destination select register 08 */ __IOM uint8_t ELSELR09; /*!< (@ 0x00000009) Event output destination select register 09 */ __IOM uint8_t ELSELR10; /*!< (@ 0x0000000A) Event output destination select register 10 */ __IOM uint8_t ELSELR11; /*!< (@ 0x0000000B) Event output destination select register 11 */ __IOM uint8_t ELSELR12; /*!< (@ 0x0000000C) Event output destination select register 12 */ __IOM uint8_t ELSELR13; /*!< (@ 0x0000000D) Event output destination select register 13 */ __IOM uint8_t ELSELR14; /*!< (@ 0x0000000E) Event output destination select register 14 */ __IOM uint8_t ELSELR15; /*!< (@ 0x0000000F) Event output destination select register 15 */ __IOM uint8_t ELSELR16; /*!< (@ 0x00000010) Event output destination select register 16 */ __IOM uint8_t ELSELR17; /*!< (@ 0x00000011) Event output destination select register 17 */ __IOM uint8_t ELSELR18; /*!< (@ 0x00000012) Event output destination select register 18 */ __IOM uint8_t ELSELR19; /*!< (@ 0x00000013) Event output destination select register 19 */ __IOM uint8_t ELSELR20; /*!< (@ 0x00000014) Event output destination select register 20 */ __IOM uint8_t ELSELR21; /*!< (@ 0x00000015) Event output destination select register 21 */ __IOM uint8_t ELSELR22; /*!< (@ 0x00000016) Event output destination select register 21 */ } ELC_Type; /*!< Size = 23 (0x17) */ /* =========================================================================================================================== */ /* ================ INT ================ */ /* =========================================================================================================================== */ /** * @brief Interrupt Controller (INT) */ typedef struct { /*!< (@ 0x40006000) INT Structure */ __IOM INT_IF_Type IF[32]; /*!< (@ 0x00000000) Interrupt flag register */ __IM uint8_t RESERVED[128]; __IOM INT_MK_Type MK[32]; /*!< (@ 0x00000100) Interrupt mask register */ } INT_Type; /*!< Size = 384 (0x180) */ /* =========================================================================================================================== */ /* ================ INTM ================ */ /* =========================================================================================================================== */ /** * @brief Pin input edge detection (INTM) */ typedef struct { /*!< (@ 0x40046B38) INTM Structure */ __IOM uint8_t EGP0; /*!< (@ 0x00000000) External interrupt rising edge enable register */ __IOM uint8_t EGN0; /*!< (@ 0x00000001) External interrupt falling edge enable register */ __IOM uint8_t EGP1; /*!< (@ 0x00000002) External interrupt rising edge enable register */ __IOM uint8_t EGN1; /*!< (@ 0x00000003) External interrupt falling edge enable register */ } INTM_Type; /*!< Size = 4 (0x4) */ /* =========================================================================================================================== */ /* ================ KEY ================ */ /* =========================================================================================================================== */ /** * @brief Key interrupt (KEY) */ typedef struct { /*!< (@ 0x40044B30) KEY Structure */ __IM uint8_t RESERVED[7]; __IOM uint8_t KRM; /*!< (@ 0x00000007) Key return mode register */ } KEY_Type; /*!< Size = 8 (0x8) */ /* =========================================================================================================================== */ /* ================ MISC ================ */ /* =========================================================================================================================== */ /** * @brief Miscellaneous function (MISC) */ typedef struct { /*!< (@ 0x40040470) MISC Structure */ __IOM uint8_t NFEN0; /*!< (@ 0x00000000) Noise filter enable register 0 */ __IOM uint8_t NFEN1; /*!< (@ 0x00000001) Noise filter enable register 1 */ __IOM uint8_t NFEN2; /*!< (@ 0x00000002) Noise filter enable register 2 */ __IOM uint8_t ISC; /*!< (@ 0x00000003) Input switch control register */ __IOM uint8_t TIOS0; /*!< (@ 0x00000004) Timer I/O select register 0 */ __IOM uint8_t TIOS1; /*!< (@ 0x00000005) Timer I/O select register 1 */ __IM uint8_t RESERVED[6]; __IOM uint8_t RTCCL; /*!< (@ 0x0000000C) Real-time clock select register */ } MISC_Type; /*!< Size = 13 (0xd) */ /* =========================================================================================================================== */ /* ================ FMC ================ */ /* =========================================================================================================================== */ /** * @brief Flash Memory Controller (FMC) */ typedef struct { /*!< (@ 0x40020000) FMC Structure */ __IOM uint32_t FLSTS; /*!< (@ 0x00000000) Flash status register */ __IOM uint32_t FLOPMD1; /*!< (@ 0x00000004) Flash operation mode register 1 */ __IOM uint32_t FLOPMD2; /*!< (@ 0x00000008) Flash operation mode register 2 */ __IOM uint32_t FLERMD; /*!< (@ 0x0000000C) Flash erase mode register */ __IOM uint32_t FLCERCNT; /*!< (@ 0x00000010) Flash chip erase control register */ __IOM uint32_t FLSERCNT; /*!< (@ 0x00000014) Flash sector erase control register */ __IM uint32_t RESERVED; __IOM uint32_t FLPROCNT; /*!< (@ 0x0000001C) Flash program (write) control register */ __IOM uint32_t FLPROT; /*!< (@ 0x00000020) Flash protect control register */ } FMC_Type; /*!< Size = 36 (0x24) */ /* =========================================================================================================================== */ /* ================ SAF ================ */ /* =========================================================================================================================== */ /** * @brief Flash memory CRC operation function (High-Speed CRC) (SAF) */ typedef struct { /*!< (@ 0x40020100) SAF Structure */ __IM uint16_t RESERVED[402]; __IM uint8_t RESERVED1; __IOM uint8_t RPECTL; /*!< (@ 0x00000325) RAM parity error control register */ __IM uint16_t RESERVED2[2549]; __IOM uint8_t CRC0CTL; /*!< (@ 0x00001710) Flash memory CRC control register */ __IM uint8_t RESERVED3; __IOM uint16_t PGCRCL; /*!< (@ 0x00001712) Flash memory CRC operation result register */ __IM uint16_t RESERVED4[63026]; __IOM uint16_t SFRGD; /*!< (@ 0x00020378) SFR guard control register */ __IM uint16_t RESERVED5[5952]; __IOM uint16_t CRCD; /*!< (@ 0x000231FA) CRC data register */ __IM uint16_t RESERVED6[88]; __IOM uint8_t CRCIN; /*!< (@ 0x000232AC) CRC input register */ __IM uint8_t RESERVED7; __IM uint16_t RESERVED8; } SAF_Type; /*!< Size = 144048 (0x232b0) */ /* =========================================================================================================================== */ /* ================ CRC ================ */ /* =========================================================================================================================== */ /** * @brief General Purpose CRC (CRC) */ typedef struct { /*!< (@ 0x400432F0) CRC Structure */ __IM uint16_t RESERVED[5]; __IOM uint16_t CRCD; /*!< (@ 0x0000000A) CRC data register */ __IM uint16_t RESERVED1[88]; __IOM uint8_t CRCIN; /*!< (@ 0x000000BC) CRC input register */ __IM uint8_t RESERVED2; __IM uint16_t RESERVED3; } CRC_Type; /*!< Size = 192 (0xc0) */ /* =========================================================================================================================== */ /* ================ DBG ================ */ /* =========================================================================================================================== */ /** * @brief DBG Controller (DBG) */ typedef struct { /*!< (@ 0x4001B000) DBG Structure */ __IM uint32_t DBGSTR; /*!< (@ 0x00000000) Debug status register */ __IOM uint32_t DBGSTOPCR; /*!< (@ 0x00000004) Debug Stop Control register */ } DBG_Type; /*!< Size = 8 (0x8) */ /* =========================================================================================================================== */ /* ================ CAN0/1 ================ */ /* =========================================================================================================================== */ /** * @brief CAN0/1 Controller (CAN0/1) */ typedef struct { /*!< (@ 0x40045400) CAN0 Structure / (@ 0x40045800) CAN1 Structure */ __IOM uint16_t CGMCTRL; /*!< (@ 0x00000000) CAN global module control register */ __IOM uint8_t CGMCS; /*!< (@ 0x00000002) CAN global module clock select register */ __IM uint8_t RESERVED; __IM uint16_t RESERVED1; __IOM uint16_t CGMABT; /*!< (@ 0x00000006) CAN global automatic block transmission control register */ __IOM uint8_t CGMABTD; /*!< (@ 0x00000008) CAN global automatic block transmission delay setting register */ __IM uint8_t RESERVED2; __IM uint16_t RESERVED3[27]; __IOM uint16_t CMASK1L; /*!< (@ 0x00000040) CAN module mask 1 register */ __IOM uint16_t CMASK1H; /*!< (@ 0x00000042) CAN module mask 1 register */ __IOM uint16_t CMASK2L; /*!< (@ 0x00000044) CAN module mask 2 register */ __IOM uint16_t CMASK2H; /*!< (@ 0x00000046) CAN module mask 2 register */ __IOM uint16_t CMASK3L; /*!< (@ 0x00000048) CAN module mask 3 register */ __IOM uint16_t CMASK3H; /*!< (@ 0x0000004A) CAN module mask 3 register */ __IOM uint16_t CMASK4L; /*!< (@ 0x0000004C) CAN module mask 4 register */ __IOM uint16_t CMASK4H; /*!< (@ 0x0000004E) CAN module mask 4 register */ __IOM uint16_t CCTRL; /*!< (@ 0x00000050) CAN module control register */ __IOM uint8_t CLEC; /*!< (@ 0x00000052) CAN module last error code register */ __IM uint8_t CINFO; /*!< (@ 0x00000053) CAN module information register */ __IM uint16_t CERC; /*!< (@ 0x00000054) CAN module error counter register */ __IOM uint16_t CIE; /*!< (@ 0x00000056) CAN module interrupt enable register */ __IOM uint16_t CINTS; /*!< (@ 0x00000058) CAN module interrupt status register */ __IOM uint8_t CBRP; /*!< (@ 0x0000005A) CAN module bit rate prescaler register */ __IM uint8_t RESERVED4; __IOM uint16_t CBTR; /*!< (@ 0x0000005C) CAN module bit rate register */ __IM uint8_t CLIPT; /*!< (@ 0x0000005E) CAN module last in-pointer register */ __IM uint8_t RESERVED5; __IOM uint16_t CRGPT; /*!< (@ 0x00000060) CAN module receive history list register */ __IM uint8_t CLOPT; /*!< (@ 0x00000062) CAN module last out-pointer register */ __IM uint8_t RESERVED6; __IOM uint16_t CTGPT; /*!< (@ 0x00000064) CAN module transmit history list register */ __IOM uint16_t CTS; /*!< (@ 0x00000066) CAN module time stamp register */ } CAN_Type; /*!< Size = 104 (0x68) */ /* =========================================================================================================================== */ /* ================ CAN0MSG ================ */ /* =========================================================================================================================== */ /** * @brief CAN Controller Message (CANMSG) */ typedef struct { /*!< (@ 0x40045500) CAN0MSG00 Structure */ union { __IOM uint16_t CMDB01; /*!< (@ 0x00000000) CAN message data byte 01 register */ struct { __IOM uint8_t CMDB0; /*!< (@ 0x00000000) CAN message data byte 0 register */ __IOM uint8_t CMDB1; /*!< (@ 0x00000001) CAN message data byte 1 register */ }; }; union { __IOM uint16_t CMDB23; /*!< (@ 0x00000002) CAN message data byte 23 register */ struct { __IOM uint8_t CMDB2; /*!< (@ 0x00000002) CAN message data byte 2 register */ __IOM uint8_t CMDB3; /*!< (@ 0x00000003) CAN message data byte 3 register */ }; }; union { __IOM uint16_t CMDB45; /*!< (@ 0x00000004) CAN message data byte 45 register */ struct { __IOM uint8_t CMDB4; /*!< (@ 0x00000004) CAN message data byte 4 register */ __IOM uint8_t CMDB5; /*!< (@ 0x00000005) CAN message data byte 5 register */ }; }; union { __IOM uint16_t CMDB67; /*!< (@ 0x00000006) CAN message data byte 67 register */ struct { __IOM uint8_t CMDB6; /*!< (@ 0x00000006) CAN message data byte 6 register */ __IOM uint8_t CMDB7; /*!< (@ 0x00000007) CAN message data byte 7 register */ }; }; __IOM uint8_t CMDLC; /*!< (@ 0x00000008) CAN message data length register */ __IOM uint8_t CMCONF; /*!< (@ 0x00000009) CAN message configuration register */ __IOM uint16_t CMIDL; /*!< (@ 0x0000000A) CAN message ID register */ __IOM uint16_t CMIDH; /*!< (@ 0x0000000C) CAN message ID register */ __IOM uint16_t CMCTRL; /*!< (@ 0x0000000E) CAN message control register */ } CANMSG_Type; /*!< Size = 16 (0x10) */ /* =========================================================================================================================== */ /* ================ BGR ================ */ /* =========================================================================================================================== */ /** * @brief Temperature Sensor calibration data (BGR) */ typedef struct { /*!< (@ 0x00500660) BGR Structure */ __IM uint16_t VBG85; /*!< (@ 0x00000000) The A/D conversion value of VBGR at 85 degrees and 3.0V reference voltage */ __IM uint16_t RESERVED; __IM uint16_t VBG25; /*!< (@ 0x00000004) The A/D conversion value of VBGR at 25 degrees and 3.0V reference voltage */ } BGR_Type; /*!< Size = 6 (0x6) */ /* =========================================================================================================================== */ /* ================ TSN ================ */ /* =========================================================================================================================== */ /** * @brief Temperature Sensor calibration data (TSN) */ typedef struct { /*!< (@ 0x00500C68) TSN Structure */ __IM int16_t TSN125; /*!< (@ 0x00000000) The A/D conversion value of Temperature Sensor at 85 degrees and 3.0V reference voltage */ __IM uint16_t RESERVED; __IM int16_t TSN25; /*!< (@ 0x00000004) The A/D conversion value of Temperature Sensor at 25 degrees and 3.0V reference voltage */ } TSN_Type; /*!< Size = 6 (0x6) */ /* =========================================================================================================================== */ /* ================ UID ================ */ /* =========================================================================================================================== */ /** * @brief 128-bit Unique ID (UID) */ typedef struct { /*!< (@ 0x00500E4C) UID Structure */ __IM uint32_t UID0; /*!< (@ 0x00000000) UID word 0 */ __IM uint32_t UID1; /*!< (@ 0x00000004) UID word 1 */ __IM uint32_t UID2; /*!< (@ 0x00000008) UID word 2 */ __IM uint32_t UID3; /*!< (@ 0x0000000C) UID word 3 */ } UID_Type; /*!< Size = 16 (0x10) */ /** @} */ /* End of group Device_Peripheral_peripherals */ /* =========================================================================================================================== */ /* ================ Device Specific Peripheral Address Map ================ */ /* =========================================================================================================================== */ /** @addtogroup Device_Peripheral_peripheralAddr * @{ */ #define CGC_BASE 0x40020400UL #define RST_BASE 0x40020420UL #define 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TMA_BASE) #define TMB ((TMB_Type*) TMB_BASE) #define TMC ((TMC_Type*) TMC_BASE) #define TMM ((TMM_Type*) TMM_BASE) #define RTC ((RTC_Type*) RTC_BASE) #define PCBZ ((PCBZ_Type*) PCBZ_BASE) #define WDT ((WDT_Type*) WDT_BASE) #define ADC ((ADC_Type*) ADC_BASE) #define DAC ((DAC_Type*) DAC_BASE) #define CMP ((CMP_Type*) CMP_BASE) #define PGA ((PGA_Type*) PGA_BASE) #define SCI0 ((SCI0_Type*) SCI0_BASE) #define SCI1 ((SCI1_Type*) SCI1_BASE) #define SCI2 ((SCI2_Type*) SCI2_BASE) #define IICA0 ((IICA0_Type*) IICA0_BASE) #define IICA1 ((IICA1_Type*) IICA1_BASE) #define DMA ((DMA_Type*) DMA_BASE) #define DMAVEC ((DMAVEC_Type*) DMAVEC_BASE) #define ELC ((ELC_Type*) ELC_BASE) #define INT ((INT_Type*) INT_BASE) #define INTM ((INTM_Type*) INTM_BASE) #define KEY ((KEY_Type*) KEY_BASE) #define MISC ((MISC_Type*) MISC_BASE) #define FMC ((FMC_Type*) FMC_BASE) #define SAF ((SAF_Type*) SAF_BASE) #define CRC ((CRC_Type*) CRC_BASE) #define DBG ((DBG_Type*) DBG_BASE) #define CAN0 ((CAN_Type*) CAN0_BASE) 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leave anonymous unions enabled */ #elif (__ARMCC_VERSION >= 6010050) #pragma clang diagnostic pop #elif defined (__GNUC__) /* anonymous unions are enabled by default */ #elif defined (__TMS470__) /* anonymous unions are enabled by default */ #elif defined (__TASKING__) #pragma warning restore #elif defined (__CSMC__) /* anonymous unions are enabled by default */ #endif /* =========================================================================================================================== */ /* ================ Pos/Mask Cluster Section ================ */ /* =========================================================================================================================== */ /** @addtogroup PosMask_clusters * @{ */ /* =========================================================================================================================== */ /* ================ CTRL ================ */ /* =========================================================================================================================== */ /* ========================================================= DMACR ========================================================= */ #define CTRL_DMACR_SZ_Pos (6UL) /*!< CTRL DMACR: SZ (Bit 6) */ #define CTRL_DMACR_SZ_Msk (0xc0UL) /*!< CTRL DMACR: SZ (Bitfield-Mask: 0x03) */ #define CTRL_DMACR_RPTINT_Pos (5UL) /*!< CTRL DMACR: RPTINT (Bit 5) */ #define CTRL_DMACR_RPTINT_Msk (0x20UL) /*!< CTRL DMACR: RPTINT (Bitfield-Mask: 0x01) */ #define CTRL_DMACR_CHNE_Pos (4UL) /*!< CTRL DMACR: CHNE (Bit 4) */ #define CTRL_DMACR_CHNE_Msk (0x10UL) /*!< CTRL DMACR: CHNE (Bitfield-Mask: 0x01) */ #define CTRL_DMACR_DAMOD_Pos (3UL) /*!< CTRL DMACR: DAMOD (Bit 3) */ #define CTRL_DMACR_DAMOD_Msk (0x8UL) /*!< CTRL DMACR: DAMOD (Bitfield-Mask: 0x01) */ #define CTRL_DMACR_SAMOD_Pos (2UL) /*!< CTRL DMACR: SAMOD (Bit 2) */ #define CTRL_DMACR_SAMOD_Msk (0x4UL) /*!< CTRL DMACR: SAMOD (Bitfield-Mask: 0x01) */ #define CTRL_DMACR_RPTSEL_Pos (1UL) /*!< CTRL DMACR: RPTSEL (Bit 1) */ #define CTRL_DMACR_RPTSEL_Msk (0x2UL) /*!< CTRL DMACR: RPTSEL (Bitfield-Mask: 0x01) */ #define CTRL_DMACR_MODE_Pos (0UL) /*!< CTRL DMACR: MODE (Bit 0) */ #define CTRL_DMACR_MODE_Msk (0x1UL) /*!< CTRL DMACR: MODE (Bitfield-Mask: 0x01) */ /* ========================================================= DMBLS ========================================================= */ /* ========================================================= DMACT ========================================================= */ /* ========================================================= DMRLD ========================================================= */ /* ========================================================= DMSAR ========================================================= */ /* ========================================================= DMDAR ========================================================= */ /* =========================================================================================================================== */ /* ================ IF ================ */ /* =========================================================================================================================== */ /* ========================================================== IFL ========================================================== */ /* ========================================================== IFH ========================================================== */ /* ========================================================== IFT ========================================================== */ /* =========================================================================================================================== */ /* ================ MK ================ */ /* =========================================================================================================================== */ /* ========================================================== MKL ========================================================== */ /* ========================================================== MKH ========================================================== */ /* ========================================================== MKT ========================================================== */ /** @} */ /* End of group PosMask_clusters */ /* =========================================================================================================================== */ /* ================ Pos/Mask Peripheral Section ================ */ /* =========================================================================================================================== */ /** @addtogroup PosMask_peripherals * @{ */ /* =========================================================================================================================== */ /* ================ CGC ================ */ /* =========================================================================================================================== */ /* ========================================================== CMC ========================================================== */ #define CGC_CMC_AMPH_Pos (0UL) /*!< CGC CMC: AMPH (Bit 0) */ #define CGC_CMC_AMPH_Msk (0x1UL) /*!< CGC CMC: AMPH (Bitfield-Mask: 0x01) */ #define CGC_CMC_AMPHS_Pos (1UL) /*!< CGC CMC: AMPHS (Bit 1) */ #define CGC_CMC_AMPHS_Msk (0x6UL) /*!< CGC CMC: AMPHS (Bitfield-Mask: 0x03) */ #define CGC_CMC_OSCSELS_Pos (4UL) /*!< CGC CMC: OSCSELS (Bit 4) */ #define CGC_CMC_OSCSELS_Msk (0x10UL) /*!< CGC CMC: OSCSELS (Bitfield-Mask: 0x01) */ #define CGC_CMC_EXCLKS_Pos (5UL) /*!< CGC CMC: EXCLKS (Bit 5) */ #define CGC_CMC_EXCLKS_Msk (0x20UL) /*!< CGC CMC: EXCLKS (Bitfield-Mask: 0x01) */ #define CGC_CMC_OSCSEL_Pos (6UL) /*!< CGC CMC: OSCSEL (Bit 6) */ #define CGC_CMC_OSCSEL_Msk (0x40UL) /*!< CGC CMC: OSCSEL (Bitfield-Mask: 0x01) */ #define CGC_CMC_EXCLK_Pos (7UL) /*!< CGC CMC: EXCLK (Bit 7) */ #define CGC_CMC_EXCLK_Msk (0x80UL) /*!< CGC CMC: EXCLK (Bitfield-Mask: 0x01) */ /* ========================================================== CSC ========================================================== */ #define CGC_CSC_HIOSTOP_Pos (0UL) /*!< CGC CSC: HIOSTOP (Bit 0) */ #define CGC_CSC_HIOSTOP_Msk (0x1UL) /*!< CGC CSC: HIOSTOP (Bitfield-Mask: 0x01) */ #define CGC_CSC_XTSTOP_Pos (6UL) /*!< CGC CSC: XTSTOP (Bit 6) */ #define CGC_CSC_XTSTOP_Msk (0x40UL) /*!< CGC CSC: XTSTOP (Bitfield-Mask: 0x01) */ #define CGC_CSC_MSTOP_Pos (7UL) /*!< CGC CSC: MSTOP (Bit 7) */ #define CGC_CSC_MSTOP_Msk (0x80UL) /*!< CGC CSC: MSTOP (Bitfield-Mask: 0x01) */ /* ========================================================= OSTC ========================================================== */ /* ========================================================= OSTS ========================================================== */ /* ========================================================== CKC ========================================================== */ #define CGC_CKC_MCM0_Pos (4UL) /*!< CGC CKC: MCM0 (Bit 4) */ #define CGC_CKC_MCM0_Msk (0x10UL) /*!< CGC CKC: MCM0 (Bitfield-Mask: 0x01) */ #define CGC_CKC_MCS_Pos (5UL) /*!< CGC CKC: MCS (Bit 5) */ #define CGC_CKC_MCS_Msk (0x20UL) /*!< CGC CKC: MCS (Bitfield-Mask: 0x01) */ #define CGC_CKC_CSS_Pos (6UL) /*!< CGC CKC: CSS (Bit 6) */ #define CGC_CKC_CSS_Msk (0x40UL) /*!< CGC CKC: CSS (Bitfield-Mask: 0x01) */ #define CGC_CKC_CLS_Pos (7UL) /*!< CGC CKC: CLS (Bit 7) */ #define CGC_CKC_CLS_Msk (0x80UL) /*!< CGC CKC: CLS (Bitfield-Mask: 0x01) */ /* ======================================================== LOCKCTL ======================================================== */ /* ========================================================= PRCR ========================================================== */ /* ======================================================= SUBCKSEL ======================================================== */ #define CGC_SUBCKSEL_SELLOSC_Pos (0UL) /*!< CGC SUBCKSEL: SELLOSC (Bit 0) */ #define CGC_SUBCKSEL_SELLOSC_Msk (0x1UL) /*!< CGC SUBCKSEL: SELLOSC (Bitfield-Mask: 0x01) */ #define CGC_SUBCKSEL_LOCOSEL_Pos (1UL) /*!< CGC SUBCKSEL: LOCOSEL (Bit 1) */ #define CGC_SUBCKSEL_LOCOSEL_Msk (0x2UL) /*!< CGC SUBCKSEL: LOCOSEL (Bitfield-Mask: 0x01) */ /* ======================================================== WDTCFG0 ======================================================== */ /* ======================================================== WDTCFG1 ======================================================== */ /* ======================================================== WDTCFG2 ======================================================== */ /* ======================================================== WDTCFG3 ======================================================== */ /* ========================================================= PER0 ========================================================== */ #define CGC_PER0_TM40EN_Pos (0UL) /*!< CGC PER0: TM40EN (Bit 0) */ #define CGC_PER0_TM40EN_Msk (0x1UL) /*!< CGC PER0: TM40EN (Bitfield-Mask: 0x01) */ #define CGC_PER0_CAN0EN_Pos (1UL) /*!< CGC PER0: CAN0EN (Bit 1) */ #define CGC_PER0_CAN0EN_Msk (0x2UL) /*!< CGC PER0: CAN0EN (Bitfield-Mask: 0x01) */ #define CGC_PER0_SCI0EN_Pos (2UL) /*!< CGC PER0: SCI0EN (Bit 2) */ #define CGC_PER0_SCI0EN_Msk (0x4UL) /*!< CGC PER0: SCI0EN (Bitfield-Mask: 0x01) */ #define CGC_PER0_SCI1EN_Pos (3UL) /*!< CGC PER0: SCI1EN (Bit 3) */ #define CGC_PER0_SCI1EN_Msk (0x8UL) /*!< CGC PER0: SCI1EN (Bitfield-Mask: 0x01) */ #define CGC_PER0_IICA0EN_Pos (4UL) /*!< CGC PER0: IICA0EN (Bit 4) */ #define CGC_PER0_IICA0EN_Msk (0x10UL) /*!< CGC PER0: IICA0EN (Bitfield-Mask: 0x01) */ #define CGC_PER0_ADCEN_Pos (5UL) /*!< CGC PER0: ADCEN (Bit 5) */ #define CGC_PER0_ADCEN_Msk (0x20UL) /*!< CGC PER0: ADCEN (Bitfield-Mask: 0x01) */ #define CGC_PER0_IRDAEN_Pos (6UL) /*!< CGC PER0: IRDAEN (Bit 6) */ #define CGC_PER0_IRDAEN_Msk (0x40UL) /*!< CGC PER0: IRDAEN (Bitfield-Mask: 0x01) */ #define CGC_PER0_RTCEN_Pos (7UL) /*!< CGC PER0: RTCEN (Bit 7) */ #define CGC_PER0_RTCEN_Msk (0x80UL) /*!< CGC PER0: RTCEN (Bitfield-Mask: 0x01) */ /* ========================================================= PER1 ========================================================== */ #define CGC_PER1_TMAEN_Pos (0UL) /*!< CGC PER1: TMAEN (Bit 0) */ #define CGC_PER1_TMAEN_Msk (0x1UL) /*!< CGC PER1: TMAEN (Bitfield-Mask: 0x01) */ #define CGC_PER1_TMCEN_Pos (1UL) /*!< CGC PER1: TMCEN (Bit 1) */ #define CGC_PER1_TMCEN_Msk (0x2UL) /*!< CGC PER1: TMCEN (Bitfield-Mask: 0x01) */ #define CGC_PER1_PWMOPEN_Pos (2UL) /*!< CGC PER1: PWMOPEN (Bit 2) */ #define CGC_PER1_PWMOPEN_Msk (0x4UL) /*!< CGC PER1: PWMOPEN (Bitfield-Mask: 0x01) */ #define CGC_PER1_DMAEN_Pos (3UL) /*!< CGC PER1: DMAEN (Bit 3) */ #define CGC_PER1_DMAEN_Msk (0x8UL) /*!< CGC PER1: DMAEN (Bitfield-Mask: 0x01) */ #define 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========================================================== */ #define CGC_MCKC_CKSELR_Pos (0UL) /*!< CGC MCKC: CKSELR (Bit 0) */ #define CGC_MCKC_CKSELR_Msk (0x1UL) /*!< CGC MCKC: CKSELR (Bitfield-Mask: 0x01) */ #define CGC_MCKC_PDIV_Pos (1UL) /*!< CGC MCKC: PDIV (Bit 1) */ #define CGC_MCKC_PDIV_Msk (0x6UL) /*!< CGC MCKC: PDIV (Bitfield-Mask: 0x03) */ #define CGC_MCKC_CKSTR_Pos (7UL) /*!< CGC MCKC: CKSTR (Bit 7) */ #define CGC_MCKC_CKSTR_Msk (0x80UL) /*!< CGC MCKC: CKSTR (Bitfield-Mask: 0x01) */ /* ========================================================= PLLCR ========================================================= */ #define CGC_PLLCR_PLLON_Pos (0UL) /*!< CGC PLLCR: PLLON (Bit 0) */ #define CGC_PLLCR_PLLON_Msk (0x1UL) /*!< CGC PLLCR: PLLON (Bitfield-Mask: 0x01) */ #define CGC_PLLCR_PLLM_Pos (1UL) /*!< CGC PLLCR: PLLM (Bit 1) */ #define CGC_PLLCR_PLLM_Msk (0x2UL) /*!< CGC PLLCR: PLLM (Bitfield-Mask: 0x01) */ #define CGC_PLLCR_PLLD_Pos (2UL) /*!< CGC PLLCR: PLLD (Bit 2) */ #define CGC_PLLCR_PLLD_Msk (0xcUL) /*!< CGC PLLCR: PLLD (Bitfield-Mask: 0x03) */ #define CGC_PLLCR_PLLSRSEL_Pos (7UL) /*!< CGC PLLCR: PLLSRSEL (Bit 7) */ #define CGC_PLLCR_PLLSRSEL_Msk (0x80UL) /*!< CGC PLLCR: PLLSRSEL (Bitfield-Mask: 0x01) */ /* ======================================================== HIOTRM ========================================================= */ /* ======================================================== HOCODIV ======================================================== */ /* ======================================================== SCMCTL ========================================================= */ #define CGC_SCMCTL_OSDCCMP_Pos (0UL) /*!< CGC SCMCTL: OSDCCMP (Bit 0) */ #define CGC_SCMCTL_OSDCCMP_Msk (0xfffUL) /*!< CGC SCMCTL: OSDCCMP (Bitfield-Mask: 0xfff) */ #define CGC_SCMCTL_OSCDEN_Pos (15UL) /*!< CGC SCMCTL: OSCDEN (Bit 15) */ #define CGC_SCMCTL_OSCDEN_Msk (0x8000UL) /*!< CGC SCMCTL: OSCDEN (Bitfield-Mask: 0x01) */ /* ========================================================= SCMMD ========================================================= */ #define CGC_SCMMD_CKSEL_Pos (0UL) /*!< CGC SCMMD: CKSEL (Bit 0) */ #define CGC_SCMMD_CKSEL_Msk (0x1UL) /*!< CGC SCMMD: CKSEL (Bitfield-Mask: 0x01) */ #define CGC_SCMMD_MDSEL_Pos (1UL) /*!< CGC SCMMD: MDSEL (Bit 1) */ #define CGC_SCMMD_MDSEL_Msk (0x2UL) /*!< CGC SCMMD: MDSEL (Bitfield-Mask: 0x01) */ /* ========================================================= SCMST ========================================================= */ #define CGC_SCMST_OSTDF_Pos (0UL) /*!< CGC SCMST: OSTDF (Bit 0) */ #define CGC_SCMST_OSTDF_Msk (0x1UL) /*!< CGC SCMST: OSTDF (Bitfield-Mask: 0x01) */ /* ======================================================== HOCOFC ========================================================= */ #define CGC_HOCOFC_FCST_Pos (0UL) /*!< CGC HOCOFC: FCST (Bit 0) */ #define CGC_HOCOFC_FCST_Msk (0x1UL) /*!< CGC HOCOFC: FCST (Bitfield-Mask: 0x01) */ #define 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========================================================== P0 =========================================================== */ /* ========================================================== P1 =========================================================== */ /* ========================================================== P2 =========================================================== */ /* ========================================================== P3 =========================================================== */ /* ========================================================== P4 =========================================================== */ /* ========================================================== P5 =========================================================== */ /* ========================================================== P6 =========================================================== */ /* ========================================================== P7 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(Bitfield-Mask: 0x01) */ /* ========================================================= RTCC1 ========================================================= */ #define RTC_RTCC1_RWAIT_Pos (0UL) /*!< RTC RTCC1: RWAIT (Bit 0) */ #define RTC_RTCC1_RWAIT_Msk (0x1UL) /*!< RTC RTCC1: RWAIT (Bitfield-Mask: 0x01) */ #define RTC_RTCC1_RWST_Pos (1UL) /*!< RTC RTCC1: RWST (Bit 1) */ #define RTC_RTCC1_RWST_Msk (0x2UL) /*!< RTC RTCC1: RWST (Bitfield-Mask: 0x01) */ #define RTC_RTCC1_RIFG_Pos (3UL) /*!< RTC RTCC1: RIFG (Bit 3) */ #define RTC_RTCC1_RIFG_Msk (0x8UL) /*!< RTC RTCC1: RIFG (Bitfield-Mask: 0x01) */ #define RTC_RTCC1_WAFG_Pos (4UL) /*!< RTC RTCC1: WAFG (Bit 4) */ #define RTC_RTCC1_WAFG_Msk (0x10UL) /*!< RTC RTCC1: WAFG (Bitfield-Mask: 0x01) */ #define RTC_RTCC1_WALIE_Pos (6UL) /*!< RTC RTCC1: WALIE (Bit 6) */ #define RTC_RTCC1_WALIE_Msk (0x40UL) /*!< RTC RTCC1: WALIE (Bitfield-Mask: 0x01) */ #define RTC_RTCC1_WALE_Pos (7UL) /*!< RTC RTCC1: WALE (Bit 7) */ #define RTC_RTCC1_WALE_Msk (0x80UL) /*!< RTC RTCC1: WALE (Bitfield-Mask: 0x01) */ /* =========================================================================================================================== */ /* ================ PCBZ ================ */ /* =========================================================================================================================== */ /* ========================================================= CKS0 ========================================================== */ #define PCBZ_CKS0_CCS_Pos (0UL) /*!< PCBZ CKS0: CCS (Bit 0) */ #define PCBZ_CKS0_CCS_Msk (0x7UL) /*!< PCBZ CKS0: CCS (Bitfield-Mask: 0x07) */ #define PCBZ_CKS0_CSEL_Pos (3UL) /*!< PCBZ CKS0: CSEL (Bit 3) */ #define PCBZ_CKS0_CSEL_Msk (0x8UL) /*!< PCBZ CKS0: CSEL (Bitfield-Mask: 0x01) */ #define PCBZ_CKS0_PCLOE_Pos (7UL) /*!< PCBZ CKS0: PCLOE (Bit 7) */ #define PCBZ_CKS0_PCLOE_Msk (0x80UL) /*!< PCBZ CKS0: PCLOE (Bitfield-Mask: 0x01) */ /* ========================================================= CKS1 ========================================================== */ #define PCBZ_CKS1_CCS_Pos (0UL) /*!< PCBZ CKS1: CCS (Bit 0) */ #define PCBZ_CKS1_CCS_Msk (0x7UL) /*!< PCBZ CKS1: CCS (Bitfield-Mask: 0x07) */ #define PCBZ_CKS1_CSEL_Pos (3UL) /*!< PCBZ CKS1: CSEL (Bit 3) */ #define PCBZ_CKS1_CSEL_Msk (0x8UL) /*!< PCBZ CKS1: CSEL (Bitfield-Mask: 0x01) */ #define PCBZ_CKS1_PCLOE_Pos (7UL) /*!< PCBZ CKS1: PCLOE (Bit 7) */ #define PCBZ_CKS1_PCLOE_Msk (0x80UL) /*!< PCBZ CKS1: PCLOE (Bitfield-Mask: 0x01) */ /* =========================================================================================================================== */ /* ================ WDT ================ */ /* =========================================================================================================================== */ /* ========================================================= WDTE ========================================================== */ /* =========================================================================================================================== */ /* ================ ADC ================ */ /* =========================================================================================================================== */ /* ========================================================= ADM0 ========================================================== */ #define ADC_ADM0_ADCE_Pos (0UL) /*!< ADC ADM0: ADCE (Bit 0) */ #define ADC_ADM0_ADCE_Msk (0x1UL) /*!< ADC ADM0: ADCE (Bitfield-Mask: 0x01) */ #define ADC_ADM0_FR_Pos (3UL) /*!< ADC ADM0: FR (Bit 3) */ #define ADC_ADM0_FR_Msk (0x38UL) /*!< ADC ADM0: FR (Bitfield-Mask: 0x07) */ #define ADC_ADM0_ADCS_Pos (7UL) /*!< ADC ADM0: ADCS (Bit 7) */ #define ADC_ADM0_ADCS_Msk (0x80UL) /*!< ADC ADM0: ADCS (Bitfield-Mask: 0x01) */ /* ========================================================= ADM1 ========================================================== */ #define ADC_ADM1_ADMODE_Pos (0UL) /*!< ADC ADM1: ADMODE (Bit 0) */ #define ADC_ADM1_ADMODE_Msk (0x3UL) /*!< ADC ADM1: ADMODE (Bitfield-Mask: 0x03) */ #define ADC_ADM1_ADSCM_Pos (3UL) /*!< ADC ADM1: ADSCM (Bit 3) */ #define ADC_ADM1_ADSCM_Msk (0x8UL) /*!< ADC ADM1: ADSCM (Bitfield-Mask: 0x01) */ #define ADC_ADM1_ADMD_Pos (7UL) /*!< ADC ADM1: ADMD (Bit 7) */ #define ADC_ADM1_ADMD_Msk (0x80UL) /*!< ADC ADM1: ADMD (Bitfield-Mask: 0x01) */ /* ========================================================= ADM2 ========================================================== */ #define ADC_ADM2_CHRDE_Pos (1UL) /*!< ADC ADM2: CHRDE (Bit 1) */ #define ADC_ADM2_CHRDE_Msk (0x2UL) /*!< ADC ADM2: CHRDE (Bitfield-Mask: 0x01) */ #define ADC_ADM2_ADRCK_Pos (3UL) /*!< ADC ADM2: ADRCK (Bit 3) */ #define ADC_ADM2_ADRCK_Msk (0x8UL) /*!< ADC ADM2: ADRCK (Bitfield-Mask: 0x01) */ #define ADC_ADM2_ADREFM_Pos (5UL) /*!< ADC ADM2: ADREFM (Bit 5) */ #define ADC_ADM2_ADREFM_Msk (0x20UL) /*!< ADC ADM2: ADREFM (Bitfield-Mask: 0x01) */ #define ADC_ADM2_ADREFP_Pos (6UL) /*!< ADC ADM2: ADREFP (Bit 6) */ #define ADC_ADM2_ADREFP_Msk (0xc0UL) /*!< ADC ADM2: ADREFP (Bitfield-Mask: 0x03) */ /* ========================================================= ADTRG ========================================================= */ #define ADC_ADTRG_ADTMD_Pos (6UL) /*!< ADC ADTRG: ADTMD (Bit 6) */ #define ADC_ADTRG_ADTMD_Msk (0xc0UL) /*!< ADC ADTRG: ADTMD (Bitfield-Mask: 0x03) */ #define ADC_ADTRG_ADTRS_Pos (0UL) /*!< ADC ADTRG: ADTRS (Bit 0) */ #define ADC_ADTRG_ADTRS_Msk (0x3UL) /*!< ADC ADTRG: ADTRS (Bitfield-Mask: 0x03) */ /* ========================================================== ADS ========================================================== */ #define ADC_ADS_ADSCHn_Pos (4UL) /*!< ADC ADS: ADSCHn (Bit 4) */ #define ADC_ADS_ADSCHn_Msk (0x0UL) /*!< ADC ADS: ADSCHn (Bitfield-Mask: 0x00) */ Even number for MASK detected! #define ADC_ADS_ADCHPGA0_Pos (5UL) /*!< ADC ADS: ADCHPGA0 (Bit 5) */ #define ADC_ADS_ADCHPGA0_Msk (0x20UL) /*!< ADC ADS: ADCHPGA0 (Bitfield-Mask: 0x01) */ #define ADC_ADS_ADCHPGA1_Pos (6UL) /*!< ADC ADS: ADCHPGA1 (Bit 6) */ #define ADC_ADS_ADCHPGA1_Msk (0x40UL) /*!< ADC ADS: ADCHPGA1 (Bitfield-Mask: 0x01) */ #define ADC_ADS_ADISS_Pos (7UL) /*!< ADC ADS: ADISS (Bit 7) */ #define ADC_ADS_ADISS_Msk (0x80UL) /*!< ADC ADS: ADISS (Bitfield-Mask: 0x01) */ /* ========================================================= ADCR ========================================================== */ /* ========================================================= ADCRH ========================================================= */ /* ========================================================= ADUL ========================================================== */ /* ========================================================= ADLL ========================================================== */ /* ========================================================= ADTES ========================================================= */ /* ========================================================= ADFLG ========================================================= */ /* ======================================================== ADNSMP ========================================================= */ /* ======================================================= ADSMPWAIT ======================================================= */ /* ======================================================== ADNDIS ========================================================= */ /* =========================================================================================================================== */ /* ================ DAC ================ */ /* =========================================================================================================================== */ /* ========================================================= DACS0 ========================================================= */ /* ========================================================= DACS1 ========================================================= */ /* ========================================================== DAM ========================================================== */ #define DAC_DAM_DAMD0_Pos (0UL) /*!< DAC DAM: DAMD0 (Bit 0) */ #define DAC_DAM_DAMD0_Msk (0x1UL) /*!< DAC DAM: DAMD0 (Bitfield-Mask: 0x01) */ #define DAC_DAM_DAMD1_Pos (1UL) /*!< DAC DAM: DAMD1 (Bit 1) */ #define DAC_DAM_DAMD1_Msk (0x2UL) /*!< DAC DAM: DAMD1 (Bitfield-Mask: 0x01) */ #define DAC_DAM_DACE0_Pos (4UL) /*!< DAC DAM: DACE0 (Bit 4) */ #define DAC_DAM_DACE0_Msk (0x10UL) /*!< DAC DAM: DACE0 (Bitfield-Mask: 0x01) */ #define DAC_DAM_DACE1_Pos (5UL) /*!< DAC DAM: DACE1 (Bit 5) */ #define DAC_DAM_DACE1_Msk (0x20UL) /*!< DAC DAM: DACE1 (Bitfield-Mask: 0x01) */ /* =========================================================================================================================== */ /* ================ CMP ================ */ /* =========================================================================================================================== */ /* ======================================================== COMPMDR ======================================================== */ #define CMP_COMPMDR_C0ENB_Pos (0UL) /*!< CMP COMPMDR: C0ENB (Bit 0) */ #define CMP_COMPMDR_C0ENB_Msk (0x1UL) /*!< CMP COMPMDR: C0ENB (Bitfield-Mask: 0x01) */ #define CMP_COMPMDR_C0MON_Pos (3UL) /*!< CMP COMPMDR: C0MON (Bit 3) */ #define CMP_COMPMDR_C0MON_Msk (0x8UL) /*!< CMP COMPMDR: C0MON (Bitfield-Mask: 0x01) */ #define CMP_COMPMDR_C1ENB_Pos (4UL) /*!< CMP COMPMDR: C1ENB (Bit 4) */ #define CMP_COMPMDR_C1ENB_Msk (0x10UL) /*!< CMP COMPMDR: C1ENB (Bitfield-Mask: 0x01) */ #define CMP_COMPMDR_C1MON_Pos (7UL) /*!< CMP COMPMDR: C1MON (Bit 7) */ #define CMP_COMPMDR_C1MON_Msk (0x80UL) /*!< CMP COMPMDR: C1MON (Bitfield-Mask: 0x01) */ /* ======================================================== COMPFIR ======================================================== */ #define CMP_COMPFIR_C0FCK_Pos (0UL) /*!< CMP COMPFIR: C0FCK (Bit 0) */ #define CMP_COMPFIR_C0FCK_Msk (0x3UL) /*!< CMP COMPFIR: C0FCK (Bitfield-Mask: 0x03) */ #define CMP_COMPFIR_C0EPO_Pos (2UL) /*!< CMP COMPFIR: C0EPO (Bit 2) */ #define CMP_COMPFIR_C0EPO_Msk (0x4UL) /*!< CMP COMPFIR: C0EPO (Bitfield-Mask: 0x01) */ #define CMP_COMPFIR_C0EDG_Pos (3UL) /*!< CMP COMPFIR: C0EDG (Bit 3) */ #define CMP_COMPFIR_C0EDG_Msk (0x8UL) /*!< CMP COMPFIR: C0EDG (Bitfield-Mask: 0x01) */ #define CMP_COMPFIR_C1FCK_Pos (4UL) /*!< CMP COMPFIR: C1FCK (Bit 4) */ #define CMP_COMPFIR_C1FCK_Msk (0x30UL) /*!< CMP COMPFIR: C1FCK (Bitfield-Mask: 0x03) */ #define CMP_COMPFIR_C1EPO_Pos (6UL) /*!< CMP COMPFIR: C1EPO (Bit 6) */ #define CMP_COMPFIR_C1EPO_Msk (0x40UL) /*!< CMP COMPFIR: C1EPO (Bitfield-Mask: 0x01) */ #define CMP_COMPFIR_C1EDG_Pos (7UL) /*!< CMP COMPFIR: C1EDG (Bit 7) */ #define CMP_COMPFIR_C1EDG_Msk (0x80UL) /*!< CMP COMPFIR: C1EDG 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